KR101547386B1 - 디커플링 ｆｉｎｆｅｔ 캐패시터 - Google Patents

디커플링 ｆｉｎｆｅｔ 캐패시터 Download PDF

Info

Publication number
KR101547386B1
KR101547386B1 KR1020120138748A KR20120138748A KR101547386B1 KR 101547386 B1 KR101547386 B1 KR 101547386B1 KR 1020120138748 A KR1020120138748 A KR 1020120138748A KR 20120138748 A KR20120138748 A KR 20120138748A KR 101547386 B1 KR101547386 B1 KR 101547386B1
Authority
KR
South Korea
Prior art keywords
electrical conductor
silicon fins
silicon
pin
electrical conductors
Prior art date
Application number
KR1020120138748A
Other languages
English (en)
Other versions
KR20130088729A (ko
Inventor
충휘 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130088729A publication Critical patent/KR20130088729A/ko
Application granted granted Critical
Publication of KR101547386B1 publication Critical patent/KR101547386B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Abstract

핀 전계 효과 트랜지스터(finFET)들과 핀 캐패시터들을 포함한 반도체 디바이스가 실리콘 기판 상에서 형성된다. 핀 캐패시터들은 실리콘 핀들, 실리콘 핀들 사이의 하나 이상의 전기적 컨덕터들, 하나 이상의 전기적 컨덕터들과 실리콘 핀들 사이의 절연물질을 포함한다. 핀 캐패시터들은 또한 하나 이상의 전기적 컨덕터들과 그 아래에 있는 반도체 물질 사이에 절연물질을 포함할 수 있다.

Description

디커플링 ＦＩＮＦＥＴ 캐패시터{DECOUPLING FINFET CAPACITORS}
일반적으로 본 발명개시는 반도체 제조에 관한 것이며, 보다 구체적으로는 캐패시터의 형성에 관한 것이다.
디커플링 캐패시터는 전기적 네트워크(회로)의 한 부분을 또다른 부분으로부터 디커플링하기 위해 이용되는 캐패시터이다. 다른 회로 엘리먼트들에 의해 야기된 노이즈는 디커플링 캐패시터를 통해 분기되어, 노이즈가 회로의 나머지에 대해 갖는 영향을 감소시킨다. 디커플링 캐패시터들은 종종 집적 회로(IC)의 아날로그 영역들에서 발견되며 IC에서 트랜지스터와 동시에 형성될 수 있다.
트랜지스터들은 IC의 디지털 영역과 아날로그 영역 모두에서 형성된다. 트랜지스터들은 일반적으로 기판내에 도핑된 소스/드레인 구역들을 갖는 활성 영역, 기판 위의 게이트 절연층, 및 게이트 절연층 위의 게이트 전극을 제공함으로써 형성된다. 콘택트들은 복수의 금속간 유전체(inter-metal dielectric; IMD) 층들 내에 형성된 수직적 비아 층들 및 여러 개의 수평적인 도전성 패턴 층들을 갖는 도전성 상호연결 구조물을 소스/드레인 구역들과 게이트 전극들에 연결시킨다. 캐패시터 제조는 최소한의 추가적인 단계들을 이용하여 트랜지스터의 다양한 부분들을 캐패시터의 상단 전극, 캐패시터 유전체, 및 캐패시터의 애노드 및 캐소드 콘택트들로서 이용함으로써 트랜지스터 제조 공정내에 통합된다.
트랜지스터 설계가 다중 게이트들을 갖춘 삼차원 설계로 천이함에 따라, 금속 산화물 금속(metal oxide metal; MOM) 캐패시터 설계가 채용된다. MOM 캐패시터는 유전체들에 의해 분리된 손가락형상의 멀티 핑거 캐패시터이다. 이러한 캐패시터들의 캐패시턴스들은 금속층들 또는 폴리실리콘층들일 수 있는, 도전부분들의 치수에 좌우된다. IC 치수가 감축됨에 따라, 금속층들 또는 폴리실리콘층들은 얇아져간다. 캐패시턴스는 캐패시터 구조의 기하학적 구조에 대체로 좌우되기 때문에, 결과적인 캐패시터들의 캐패시턴스 밀도 또한 종종 매우 많이 감소된다. 이러한 MOM 캐패시터들의 경우, 캐패시턴스 밀도는 기술 노드 당 대략 30% 감소된다.
트랜지스터 제조 공정들과 호환가능한 개선된 캐패시턴스 밀도를 갖춘 디커플링 캐패시터 설계를 계속해서 모색해야 한다.
핀 전계 효과 트랜지스터(finFET)들과 핀 캐패시터들을 포함한 반도체 디바이스가 실리콘 기판 상에서 형성된다. 핀 캐패시터들은 실리콘 핀들, 실리콘 핀들 사이의 하나 이상의 전기적 컨덕터들, 하나 이상의 전기적 컨덕터들과 실리콘 핀들 사이의 절연물질을 포함한다. 핀 캐패시터들은 또한 하나 이상의 전기적 컨덕터들과 그 아래에 있는 반도체 물질 사이에 절연물질을 포함할 수 있다.
본 발명개시는 필적한 크기의 MOM 캐패시터들에 비해 증대된 캐패시턴스 밀도를 가지며 FinFET 제조 공정과 호환가능한 신규한 핀 캐패시터를 제공할 수 있다.
도 1은 금속 산화물 금속(MOM) 캐패시터 구조물의 사시도이다.
도 2a는 본 발명개시의 다양한 실시예들에 따른 핀 캐패시터의 사시도이다.
도 2b는 본 발명개시의 다양한 실시예들에 따른 다양한 캐패시턴스들을 도시한 도 2a의 핀 캐패시터의 일부분의 사시도이다.
도 3a 내지 도 3h는 본 발명개시의 다양한 실시예들에 따른 다양한 핀 캐패시터들의 사시도들이다.
도 4는 본 발명개시의 다양한 실시예들에 따른 핀 캐패시터들을 형성하기 위한 방법의 흐름도이다.
도 5는 본 발명개시의 다양한 실시예들에 따른 핀 캐패시터들을 형성하기 위한 또다른 방법의 흐름도이다.
이러한 예시적인 실시예들의 설명은 첨부 도면들과 관련하여 판독되도록 의도된 것이며, 이 도면들은 기재된 설명 전체의 일부로서 간주된다. 본 설명에서, "상위", "하위", "수평적", "수직적", "위", "밑", "위로", "아래로", "최상단", 및 "바닥" 뿐만 아니라, 이것들의 파생어들(예컨대, "수평적으로", "아래쪽으로", "윗쪽으로" 등)와 같은 상대적인 용어들은 논의되는 도면에서 도시되거나 또는 설명된 배향을 언급하는 것으로 해석되어야 한다. 이러한 상대적인 용어들은 단지 설명의 편리성을 위해 제공된 것일뿐, 장치가 특정 배향으로 구축되거나 동작될 것을 요구하지는 않는다. "연결되다"와 "상호연결되다"와 같은 부착과 관련된 용어들인 커플링 등은 구조물들이 개입 구조물들을 통해 서로에 대해 직접적으로 또는 간접적으로 고정되거나 또는 부착되는 관계는 물론, 이와 달리 명시적으로 언급되지 않는 한, 이동가능식 부착 또는 관계 또는 강체 부착 또는 관계 모두를 말한다. 상이한 도면들에서의 동일한 용어들은 동일한 참조 번호들로 표시된다.
IC 치수가 감소함에 따라, 평면형 트랜지스터는 원치않는 단채널 효과, 특히 "오프(off) 상태" 누설 전류로부터 점점 고충을 겪는데, 이것은 디바이스에 의해 필요한 유휴 전력을 증가시킨다. 핀 전계 효과 트랜지스터(fin field-effect-transistor; FinFET)에서, 채널은 다중면들상에서 여러 개의 게이트들에 의해 둘러싸여지는데, 이것은 "오프 상태" 누설 전류의 보다 효과적인 억제를 가능하게 해준다. FinFET은 보다 높은 구동 전류들을 가지며 통상적인 평면형 트랜지스터들보다 더 컴팩트하다.
FinFET은 일반적으로 여러 방식들로 형성된 실질적으로 직사각형의 핀 구조를 이용한다. 첫번째 방법에서, 제일 먼저 하드마스크층을 패턴화하고 이 하드마스크층을 벌크 실리콘상에 증착함으로써 기판상의 벌크 실리콘은 직사각형 핀 형상으로 에칭된다. 하드마스크는 핀들의 최상단을 덮는 패턴을 형성한다. 그런 후 벌크 실리콘은 에칭되어 하드마스크층에 의해 덮혀진 영역들 사이에 트렌치들이 형성된다. 트렌치들은 유전체 물질, 보통 실리콘 산화물을 증착함으로써 얕은 트렌치 격리(shallow trench isolation; STI) 피처들 내에서 형성된다. 일반적으로 유전체 물질은 핀들과, (택일적 사항으로서, 하드마스크층이 아직 제거되지 않은 경우) 하드마스크층을 완전히 덮도록 과잉 증착된다. 유전체 물질은 핀/하드마스크의 윗면까지 아래쪽으로 평탄화되고, 그런 후 핀의 최상단 아래의 레벨까지 에칭되어 핀의 일부는 STI 위로 돌출된다.
첫번째 방법의 변형에서, 벌크 실리콘 에칭용 하드마스크가 맨드렐(mandrel)을 이용한 공정에 의해 형성된다. 포토레지스트 패턴이 형성되어 맨드렐 패턴을 에칭하는데 이용된다. 그런 후 컨포멀(conformal) 스페이서 물질이 맨드렐 주변에 증착된다. 컨포멀 스페이서는 보통 맨드렐의 두께보다 얇은 스페이서 측벽을 형성하는 하드마스크 물질로 형성된다. 그런 후 스페이서들 사이의 맨드렐 물질은 후속 에칭 동작들로 제거되고 스페이서들만이 남겨진다. 그런 후 아래의 실리콘층들을 에칭하기 위한 하드마스크로서 몇몇의 스페이서들이 이용되어, 핀 구조물들을 형성한다. 맨드렐/스페이서 방법을 이용함으로써, 서로가 보다 밀접한 얇은 핀들이 형성될 수 있다. 맨드렐을 이용하여 형성된 핀들은 리소그래피 툴들의 분해능보다 얇다.
두번째 방법에서, STI 피처들이 제일 먼저 벌크 실리콘 물질상에 형성된다. STI 피처들 사이의 트렌치들의 바닥들은 노출된 벌크 실리콘이다. 그런 후 실리콘이 트렌치들에서 성장되고, 예컨대, 에피택셜 공정을 이용함으로써 핀들이 형성된다. 희망하는 핀 높이가 달성되면, 핀의 일부분을 노출시키기 위해 핀의 최상단 아래의 레벨까지 STI가 에칭된다. 벌크 실리콘 물질은 실리콘 온 절연체(silicon-on-insulator; SOI)와 같은 증착된 실리콘 또는 실리콘 기판일 수 있으며, SOI와 그 아래에 있는 실리콘 기판 사이에 배리어 산화물(barrier oxide; BOX)층을 갖는다.
금속 산화물 금속(MOM) 캐패시터들은 finFET 구조물들을 이용하는 IC 칩들에서 통상적으로 이용된다. 도 1은 단순한 MOM 캐패시터의 전기적 컨덕터들의 사시도를 도시한다. 전기적 컨덕터들(101, 103)은 그들 사이에 유전체층(105)을 가지면서 서로가 교차연결된다. 전기적 컨덕터들(101)은 캐패시터의 캐소드 또는 애노드 전극 중 하나에 연결되고, 전기적 컨덕터들(103)은 캐소드 또는 애노드 전극 중 나머지 다른 하나에 연결된다. MOM 캐패시터는 하나의 전극에 연결된 전기적 컨덕터들을 위한 임의의 갯수의 핑거들을 가질 수 있다. 핑거들은 그들 사이에 유전체를 가지면서 서로 오버레이될 수 있다. 예를 들어, 서로로부터 90도로 각각 회전되어 있는 도 1의 구조와 같은 복수의 이격된 층들이 이용될 수 있다. 전기적 컨덕터들(101, 103)은 트랜지스터 제조 동안 실리콘 기판 위에 형성되는 금속 라인들 또는 폴리실리콘 라인들일 수 있다. 금속 라인들과 폴리실리콘 라인들이 얇아짐에 따라, MOM 캐패시터들의 캐패시턴스 밀도는 기술 노드 당 30%만큼 감소된다. 보다 큰 구동 전류 및 보다 작은 크기로서의 캐패시턴스에 대한 보다 큰 수요에 의해 수반되는 감소된 캐패시턴스 밀도는 보다 많은 수의 회로들이 영역 내에 채워질 수 있도록 해준다.
본 발명개시는 필적한 크기의 MOM 캐패시터들에 비해 증대된 캐패시턴스 밀도를 가지며 FinFET 제조 공정과 호환가능한 신규한 핀 캐패시터에 관한 것이다. 도 2는 본 발명개시의 다양한 실시예들에 따른 핀 캐패시터(200)의 사시도이다. 핀 캐패시터(200)는 캐소드 또는 애노드 전극(미도시됨) 중 하나에 연결된 제1 전기적 컨덕터들(203/207), 캐소드 또는 애노드 전극(미도시됨) 중의 또다른 하나에 연결된 제2 전기적 컨덕터들(201), 및 전기적 컨덕터들(203/207, 201) 사이의 절연물질(205/209)을 포함한다.
제1 전기적 컨덕터들(203/207)은 실리콘 물질로 제조된다. 이와 함께, 전기적 컨덕터들(203/207)은 핀 캐패시터의 양전극 또는 음전극 중 어느 한쪽에 연결된다. 전기적 컨덕터들(203)은 실리콘 기판(207)에 연결된 FinFET 형성 공정들 동안에 형성된 실리콘 핀들이다. 어떤 실시예들에서, 실리콘 핀들(203)은 하드마스크 사이의 실리콘 기판을 에칭하거나 또는 상술한 맨드렐 공정을 이용하여 맨드렐 주변에 형성된 스페이서들 사이를 에칭함으로써 실리콘 기판 중에서 형성된다. 다른 실시예들에서, 실리콘 핀들(203)은 실리콘 기판과 산화물층 사이에 형성된 트렌치들 내의 실리콘 기판(207) 상에서 형성된다.
절연물질(205/209)은 유전체들이며, 이 유전체들 주변에는 핀 캐패시터를 위한 전기장이 형성된다. 절연물질(209)은 핀들이 형성된 후에 증착되는 얕은 트렌치 격리(STI)로서 또는 STI(이 STI 사이에 실리콘 핀들이 성장됨)로서 실리콘 핀 형성 공정 동안에 형성된다. 절연물질(209)은 보통 실리콘 산화물 또는 임의의 다른 STI 물질이다. 다른 STI 물질은 실리콘 산화질화물, 실리콘 질화물, 탄소 도핑된 실리콘 산화물 또는 핀 형성 공정 동안에 이용되는 임의의 다른 유전체 물질을 포함할 수 있다. 절연물질(205)은 절연물질(209)과 함께 증착되거나 또는 후속 동작에서 증착되는 절연물질(209)과 동일한 물질일 수 있다. 예를 들어, 절연물질(205, 209)은 다함께 핀들이 성장되는 트렌치들을 형성하는 STI일 수 있다. 또다른 예시에서, 절연물질(205)은 핀 형성 공정 동안 STI 물질(209)이 형성된 후에 증착될 수 있다. 더 나아가, 절연물질(205)은 또한 핀 형성 공정 동안 STI 물질(209)이 형성된 후에 증착되는 상이한 물질들일 수 있다. 몇몇 예시들에서, 절연물질(205)은 상이한 산소 내용물을 갖는 실리콘 산화물을 가질 수 있거나 또는 실리콘 산화물(209) 위의 실리콘 산화질화물질을 가질 수 있다. 다른 경우들에서, 절연물질(205)은 공기를 포함할 수 있다.
제2 전기적 컨덕터들(201)이 또한 FinFET 형성 공정의 일부로서 형성된다. 전기적 컨덕터들(201)은 FinFET 구조물 내의 금속층(M0 층), FinFET 구조물 위의 금속층(M1 층), 또는 FinFET 게이트 형성 공정의 일부로서 증착된 폴리실리콘층일 수 있다. 전기적 컨덕터들(201)은 핀 캐패시터의 양전극 또는 음전극 중 어느 한쪽에 연결된다. 핀 캐패시터의 크기에 따라, 복수의 전기적 컨덕터들(201)은 함께 연결될 수 있다. 도 2의 5개의 전기적 컨덕터들(201)이 하나 또는 두 개 또는 세 개의 핀 캐패시터들로서 연결될 수 있다. 전기적 컨덕터들(201)은 임의의 금속, 합금, 또는 반도체 프로세싱에서 통상적으로 발견되는 화합물로 제조될 수 있다. 몇몇의 실시예들에서, M0 층 또는 M1 층은 텅스텐, 탄탈륨, 티타늄 또는 구리로 제조될 수 있다. 다른 물질들에는 TiN, WN, TaN, Ru, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Ru, Co, 및 Zr이 포함된다. 전기적 컨덕터들(201)이 평면도로 바라봤을 때 실리콘 핀들(203) 사이에 있고 절연물질(205, 209)과 같은 캐패시터 유전체 물질에 의해 실리콘 핀들(203)로부터 분리되는 한, 전기적 컨덕터들(201)은 또한 실리콘 핀들(203)에 대한 임의적인 높이로 있을 수 있다.
캐패시턴스, 또는 핀 캐패시터의 전기적 에너지를 저장하기 위한 능력은, 핀 캐패시터(200)의 일부에 대해 도 2b에서 도시된 바와 같이, 상반되는 전하 전극들 사이에 어떠한 직접적 전기적 도통도 존재하지 않는 한, 상반되는 전하 전극들에 연결된 임의의 두 개의 전기적 컨덕터들로부터 유도될 수 있다. 캐패시턴스는 많은 방법들로 발견된다. 이러한 한가지 방식은 전기적 컨덕터(201)의 바닥이 실리콘 핀(203)의 최상단 위에 있지 않은 경우 전기적 컨덕터(201)와 인접한 실리콘 핀(203) 사이에 발견되는 오버랩 캐패시턴스(213)이다. 전기적 컨덕터들(201, 203)이 상반되는 전하들에 노출된 경우, 오버랩 캐패시턴스(213)의 형태로 컨덕터들 사이에서 전기장이 발생된다. 각각의 전기적 컨덕터(201)와 각각의 실리콘 핀(203)은 두 개의 이웃하는 전기적 컨덕터들을 가질 수 있고 두 개의 오버랩 캐패시턴스들(213)을 각각 형성한다는 것을 유념한다. 또다른 오버랩 캐패시턴스(215)는 전기적 컨덕터(201)와 그 아래에 있는 실리콘 기판(207) 사이에서 발견된다. 또다른 캐패시턴스는 전기적 컨덕터(201)의 가장자리 또는 외주변부와 실리콘 핀(203)의 비중첩 부분 사이에서 발견되는 프린지(fringe) 캐패시턴스(217)이다. 핀 캐패시터의 총체적인 캐패시턴스는 핀 캐패시터의 컴포넌트들 사이에서 발견되는 다양한 모든 캐패시턴스들의 함수이다.
도 1의 MOM 캐패시터와 비교하여, 동일한 FinFET 제조 공정으로부터 형성된 핀 캐패시터는 훨씬 높은 캐패시턴스 밀도를 갖는다. 핀 캐패시터 구조물은 동일한 전극에 연결된 전기적 컨덕터들(핑거들) 사이의 피치(pitch)를 감소시킨다. 하나의 예시에서, 도 1의 전기적 컨덕터들(103) 사이의 거리는 대략 160 나노미터(㎚)일 수 있고 도 2의 전기적 컨덕터들(203) 사이의 거리는 대략 100㎚일 수 있다. 이러한 피치 차이는 캐패시턴스 밀도를 대략 75%만큼 증가시킬 수 있다. 상반되는 전기적 컨덕터들 사이의 간격이 또한 감소된다. 이 예시에서, 도 1에서의 전기적 컨덕터들(103, 105) 사이의 거리는 대략 60㎚일 수 있고 도 1의 전기적 컨덕터들(203, 201) 사이의 최단 거리는 대략 30㎚일 수 있다. 이러한 간격 차이는 캐패시턴스 밀도를 거의 100%만큼 증가시킬 수 있다. 총체적인 캐패시턴스 밀도 증가의 모델링은 동일한 영역에서 형성된 MOM 캐패시터에 비해 238%의 증가를 불러일으킨다. 트랜지스터 치수들이 계속해서 감소됨에 따라, 상이한 캐패시터 구조물들을 위한 캐패시턴스 밀도 차이는 전기적 컨덕터들간의 간격이 함께 좀더 밀접해질 때에만 증가할 것이다.
도 3a 내지 도 3h는 본 발명개시에 따른 핀 캐패시터의 다양한 실시예들을 도시한다. 도 3a에서, 전기적 컨덕터(301)가 또다른 전기적 컨덕터(311) 바로 위에 형성된다. 전기적 컨덕터들(301, 311)은 금속층 M0의 상이한 두 개의 층들과 같은, 동일한 물질로 형성될 수 있거나, 또는 상이한 물질로 형성될 수 있다. 예를 들어, 전기적 컨덕터(311)는 폴리실리콘으로 형성될 수 있고 전기적 컨덕터(301)는 금속, 합금, 또는 금속 함유 화합물로 형성될 수 있다. 전기적 컨덕터들(301, 311)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3a에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(301, 303) 사이, 전기적 컨덕터들(311, 303) 사이, 전기적 컨덕터들(311, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다. 절연층들(305, 309)은 전기적 컨덕터들(301/311 및 303/307) 사이에 배치된다.
다른 실시예들에서, 도 3b에서 도시된 바와 같이, 두 개보다 많은 컨덕터 층들이 실리콘 핀 컨덕터들(303) 사이에서 이용될 수 있다. 도 3b의 핀 캐패시터는 핀 컨덕터들(303) 사이에 3개 층의 전기적 컨덕터 스택(321, 311, 301)을 포함한다. 도 3b는 스택의 윗면이 핀 컨덕터들(303)의 최상단과 동일평면인 것을 도시하지만, 스택의 일부분은 핀 컨덕터들(303)의 최상단에 의해 형성된 평면 위로 돌출될 수 있다. 반대로, 스택의 최상단은 또한 핀 컨덕터들(303)의 최상단에 의해 형성된 평면 아래로 매립될 수 있다. 전기적 컨덕터들(301, 311, 321)은 금속층 M0의 두 개의 상이한 층들 더하기 금속층 M1의 하나의 층과 같은, 동일한 물질로 형성될 수 있거나, 또는 상이한 물질로 형성될 수 있다. 예를 들어, 전기적 컨덕터(321)는 폴리실리콘으로 형성될 수 있고 전기적 컨덕터들(311, 301)은 금속, 합금, 또는 금속 함유 화합물로 형성될 수 있다. 전기적 컨덕터들(301, 311, 321)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3b에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(301, 303) 사이, 전기적 컨덕터들(311, 303) 사이, 전기적 컨덕터들(321, 303) 사이, 전기적 컨덕터들(321, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다. 절연층들(305, 309)은 전기적 컨덕터들(301/311/321 및 303/307) 사이에 배치된다. 몇몇 실시예들에서, 제1 전기적 컨덕터층(321)은 개입 절연물질(305) 없이 절연물질층(309)상에 직접 형성될 수 있다.
도 3c는 두 개의 컨덕터 층들이 핀 컨덕터들(303) 사이에서 이용되는 또다른 실시예를 도시한다. 하지만, 도 3a의 핀 캐패시터와는 달리, 전기적 컨덕터들(301, 323)은 서로 직접적으로 접촉하지 않는다. 절연물질(305)은 전기적 컨덕터들(301, 323) 사이에 배치된다. 전기적 컨덕터들(301, 323)은 금속층 M0의 두 개의 상이한 층들, 하나의 폴리실리콘 및 금속, 합금, 또는 금속 함유 화합물 중 하나와 같은, 동일한 물질 또는 상이한 물질로 형성될 수 있다. 예를 들어, 전기적 컨덕터(323)는 폴리실리콘으로 형성될 수 있고 전기적 컨덕터(301)는 금속으로 형성될 수 있다. 전기적 컨덕터들(301, 323)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3c에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(301, 303) 사이, 전기적 컨덕터들(323, 303) 사이, 전기적 컨덕터들(323, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다. 절연층들(305, 309)은 전기적 컨덕터들(301, 323 및 303/307) 사이에 배치된다. 도 3c의 실시예에서는 전기적 컨덕터들(301, 323)이 동일한 전극에 연결되기 때문에 이 컨덕터들이 유전체에 의해 분리될지라도 이들 사이에는 어떠한 캐패시턴스도 발견되지 않는다는 것을 유념하라.
도 3d는 전기적 컨덕터(331)의 바닥면이 핀 컨덕터들(303)의 최상단에 의해 형성된 평면과 동일한 평면에 있거나 또는 그보다 높이 있는 핀 캐패시터 실시예를 도시한다. 전기적 컨덕터(331)는 금속, 합금, 또는 금속 함유 화합물로 형성된 M1과 같은 금속층일 수 있다. 전기적 컨덕터들(331)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3d에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(331, 303) 사이, 전기적 컨덕터들(331, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다. 예를 들어, 오버랩 캐패시턴스는 오직 전기적 컨덕터들(331, 307) 사이에서만 발견될 수 있다. 절연층들(305, 309)은 전기적 컨덕터들(331 및 303/307) 사이에 배치된다.
도 3e는 도 3c와 도 3d의 핀 캐패시터의 피처들을 결합한 핀 캐패시터 실시예를 도시한다. 도 3e의 핀 캐패시터는 두 개 이상의 전기적 컨덕터 층들(331, 321)을 포함하며, 여기서의 전기적 컨덕터 층들 중 몇몇은 서로 직접적으로 접촉하지 않으며 전기적 컨덕터(331)의 적어도 일부분은 핀 컨덕터들(303)의 최상단들에 의해 형성된 평면 위로 돌출한다. 전기적 컨덕터(331)는 금속, 합금, 또는 금속 함유 화합물로 형성된 M1과 같은 금속층일 수 있다. 전기적 컨덕터(321)는 폴리실리콘으로 형성되거나 또는 금속, 합금, 또는 금속 함유 화합물로 형성될 수 있다. 전기적 컨덕터들(321, 331)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3e에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(331, 303) 사이, 전기적 컨덕터들(321, 303) 사이, 전기적 컨덕터들(321, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다. 절연층들(305, 309)은 전기적 컨덕터들(331, 321 및 303/307) 사이에 배치된다. 몇몇 실시예들에서, 제1 전기적 컨덕터층(321)은 개입 절연물질(305) 없이 절연물질층(309)상에 직접 형성될 수 있다. 도 3e의 실시예에서는 전기적 컨덕터들(331, 321)이 동일한 전극에 연결되기 때문에 이 컨덕터들이 유전체에 의해 분리될지라도 이들 사이에는 어떠한 캐패시턴스도 발견되지 않는다는 것을 유념하라.
도 3f는 전기적 컨덕터(341)의 적어도 일부분이 핀 컨덕터들(303)의 최상단에 의해 형성된 평면 위로 돌출해 있는 핀 캐패시터 실시예를 도시한다. 전기적 컨덕터(341)는 금속, 합금, 또는 금속 함유 화합물로 형성된 M0 및/또는 M1과 같은 하나 이상의 금속층일 수 있다. 전기적 컨덕터들(341)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3f에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(341, 303) 사이, 전기적 컨덕터들(341, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다. 절연층들(305, 309)은 전기적 컨덕터들(341 및 303/307) 사이에 배치된다. 몇몇 실시예들에서, 전기적 컨덕터층(341)은 개입 절연물질(305) 없이 절연물질층(309)상에 직접 형성될 수 있다.
도 3g는 전기적 컨덕터들(341)과 핀 컨덕터들(303) 사이에 스페이서 물질(325)을 갖는 핀 캐패시터 실시예들을 도시한다. 스페이서 물질(325)은 절연물질들(305, 309)과 동일할 수 있거나 또는 동일하지 않을 수 있는 절연물질이다. 스페이서는 FinFET 제조 공정 동안에 게이트 구조물 주변에 증착될 수 있다. 핀 캐패시터를 위해, 스페이서 물질(325)이 노출된 핀들(303)과 절연물질(309) 위에 증착된다. 스페이서 물질은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있고 다중층들에서 형성될 수 있다. 도 3g는 전기적 컨덕터(341)와 핀 컨덕터(303) 사이의 스페이서 물질(325)만을 도시하지만, 절연물질(305)과 같은 또다른 절연물질이 또한 스페이서(325)와 전기적 컨덕터(341) 사이에 배치될 수 있다.
핀들의 최상단들 위와 핀들 사이의 트렌치의 바닥에 있는 스페이서 물질의 일부분들은 에칭되어 제거될 수 있고, 이에 따라 핀 측벽들 상에 그 일부분이 남겨진다. 몇몇의 실시예들에서, 핀들(303) 위의 스페이서 물질의 부분들은 후속 공정에서 제거되지만 핀들 사이의 트렌치의 바닥에 있는 부분들은 제거되지 않을 수 있다.
그런 후 전기적 컨덕터(341)가 동일하거나 또는 상이한 물질을 포함한 하나 또는 많은 수의 층들에서 스페이서들 사이에 형성된다. 도 3g의 어떠한 실시예들에서, 절연물질(305)은 택일적사항이다(즉, 전기적 컨덕터(341)가 절연물질(309) 바로 위에 형성되는 경우). 전기적 컨덕터들(341)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3g에서는 도시되지 않음). 캐패시턴스는 전기적 컨덕터들(341, 303) 사이, 전기적 컨덕터들(341, 307) 사이에서, 논의된 임의의 캐패시턴스 유형들로 발견될 수 있다.
도 3h는 도 3g의 핀 캐패시터 실시예의 변형을 도시하는데, 도 3h에서는 전기적 컨덕터(343)가 절연물질(305) 내에 매립된다. 전기적 컨덕터(343)는 폴리실리콘, 금속, 합금, 또는 금속 함유 화합물의 하나 이상의 층들을 포함할 수 있다. 스페이서 물질(325)은 도 3g와 관련하여 설명된 바와 같이 형성된다. 전기적 컨덕터들(343)이 형성된 후, 절연물질(305)이 전기적 컨덕터들(343) 위에 형성된다. 전기적 컨덕터들(343)은 각각의 핀 캐패시터를 위한 애노드 또는 캐소드 전극 중 하나에 연결된다(도 3h에서는 도시되지 않음).
본 발명개시의 다양한 실시예들에 따른 도 2와 도 3a 내지 도 3h에서 도시된 핀 캐패시터의 실시예들은 단지 예시에 불과하며 망라적인 리스트인 것을 의미하지는 않는다. 추가적인 실시예들이 실리콘 핀 기반 트랜지스터 제조 공정을 이용하여 본 발명분야의 당업자에 의해 구상될 수 있다. 전기적 컨덕터 층들의 갯수, 상호연결 구조물, 및 절연물질 선택은 본 발명개시의 사상에 영향을 미치지 않고서 설계 및 공정 요구에 따라 변할 수 있는 몇몇의 예시적인 파라미터들이다.
본 발명개시는 또한 핀 캐패시터들을 형성하는 방법에 관한 것이다. 논의된 바와 같이, 핀 캐패시터들을 형성하는 방법은 FinFET 제조 공정과 호환가능하며, 이로써 핀 캐패시터들을 형성하기 위해 어떠한 추가적인 단계들도 필요하지 않거나 또는 추가적인 단계들이 거의 필요하지 않다. 도 4는 본 발명개시의 다양한 실시예들에 따른 핀 캐패시터들을 형성하는 방법의 흐름도이다. 동작(402)에서, 실리콘 기판이 제공된다. 실리콘 기판은 베어 실리콘 웨이퍼이거나 또는 다양한 공정들이 이미 수행된 기판일 수 있다. 예를 들어, 기판은 실리콘 온 절연체(SOI) 공정에서 형성된 실리콘을 포함할 수 있거나 또는 다양한 표면 처리 및 도핑 동작들을 겪어 왔을 수 있다.
동작(404)에서 실리콘 핀들과 산화물층이 형성된다. 산화물층은 실리콘 기판상에서 실리콘 핀들 사이에 형성된다. 실리콘 핀들과 산화물층은 상술한 바와 같은 FinFET 제조 공정의 일부로서 형성된다. 동작(406)에서는 산화물층 위에서 몇몇의 실리콘 핀들 사이에 제1 전기적 컨덕터가 형성되고 여기서 핀 캐패시터들이 형성된다. 제1 전기적 컨덕터는 FinFET 게이트 형성 공정의 일부로서 성장된 폴리실리콘일 수 있거나 또는, M0 또는 M1 층 형성 공정의 일부로서 증착된 금속, 합금, 또는 금속 함유 화합물일 수 있다. 전기적 컨덕터는 평면도로 바라봤을 때 실리콘 핀들 사이에서 형성되고 실리콘 핀들에 평행하다.
동작(408)에서, 절연층이 제1 전기적 컨덕터와 실리콘 핀들 사이에 형성된다. 절연층은 상호연결 금속 유전체의 일부로서 또는 FinFET 게이트 유전체의 일부로서 증착된 유전체 물질일 수 있다. 어떠한 실시예들에서, 실리콘 핀들과 전기적 컨덕터들이 각자의 전극들에 연결되면 핀 캐패시터가 형성된다.
하나보다 많은 전기적 컨덕터층이 핀 캐패시터에서 이용되는 실시예들에서, 택일적인 동작들(410, 412, 및/또는 414)이 포함될 수 있다. 변동들은 동작(410)만이 수행되는 경우, 동작들(410, 412) 모두가 수행되는 경우, 세 개의 모든 택일적인 동작들이 수행되는 경우, 동작들(410, 414)이 수행되는 경우를 포함하며, 이러한 동작들을 수행하는 다양한 순서들을 포함한다.
동작(410)에서, 제2 전기적 컨덕터가 제1 전기적 컨덕터 위에 증착된다. 이 동작은 도 3a와 도 3b의 실시예들에서와 같이, 제2 전기적 컨덕터가 제1 전기적 컨덕터와 직접적으로 접촉하는지 여부 또는 도 3c와 도 3e의 실시예들에서와 같이, 제2 전기적 컨덕터가 제1 전기적 컨덕터로부터 분리되는지 여부에 따라, 절연층을 형성하는 동작(408) 이전에 또는 그 이후에 수행될 수 있다는 것을 유념하라.
동작(412)에서, 제2 절연층이 제2 전기적 컨덕터 위에 증착될 수 있다. 동작(414)에서, 제3 전기적 컨덕터가 개입 절연층을 갖거나 또는 갖지 않고서 제2 전기적 컨덕터 위에 증착될 수 있다.
다양한 전기적 컨덕터들이 스퍼터링, 화학적 기상 증착, 전기도금, 무전해 도금, 및 전자 빔 증착과 같은 공정들을 이용하여 증착될 수 있다. 컨덕터들이 제일먼저 증착되고 후속 공정들에서 원하지 않는 부분들이 제거될 수 있거나 또는 작업 제품의 부분들은 증착 이전에 포토마스크를 이용하여 마스킹될 수 있다. 더 나아가, 포토마스크를 이용해야 하는 것을 회피하기 위해 선택적인 증착 방법들이 이용될 수 있다.
다양한 절연물질들이 상이한 화학적 기상 증착 공정들을 이용하여 증착될 수 있다. 물질 및 기하학적 구조에 따라, 본 업계의 당업자는 절연물질들을 증착하기 위해 적절한 공정을 선택할 수 있다.
도 5는 본 발명개시의 다양한 실시예들에 따른 핀 캐패시터들을 형성하는 방법의 흐름도이다. 동작들(501, 503)은 도 4의 동작들(402, 404)과 동일하다. 동작(505)에서, 핀 캐패시터들이 형성되는 일부 실리콘 핀들의 측벽들 상에서 스페이서가 형성된다. 스페이서들이 FinFET 게이트 주변에서 형성되는 것과 동시에 핀들 주변의 스페이서가 FinFET 게이트 형성 공정 동안에 형성될 수 있다.
동작(507)에서, 제1 전기적 컨덕터가 산화물층 위에서 스페이서들 사이에 증착된다. 스페이서가 게이트 형성 공정으로 형성되는 경우, 제1 전기적 컨덕터는 M0 또는 M1 층 형성 공정의 일부로서 증착된 금속, 합금, 또는 금속 함유 화합물일 수 있다. 스페이서가 게이트 형성 공정 이전에 형성되는 경우, 제1 전기적 컨덕터는 추가적으로 폴리실리콘 물질일 수 있다. 전기적 컨덕터는 평면도에서 바라볼 때 실리콘 핀들 사이에서 형성되고 실리콘 핀들에 평행하다. 몇몇의 실시예들에서, 스페이서는 전기적 컨덕터와 핀 컨덕터 사이의 유일한 캐패시터 유전체이다. 다른 실시예들에서, 또다른 절연물질이 동작(509)에서 제1 전기적 컨덕터와 스페이서 사이에 증착된다.
도 4의 공정으로부터의 동작들(410, 412, 414)이 택일적인 것과 같이, 하나 이상의 동작들(509, 511, 513)이 포함될 수 있고 및/또는 상이한 수행 순서들로 행해질 수 있다. 일 실시예에서, 동작(509)이 수행된다. 또다른 실시예에서, 동작(511)이 수행된다. 또다른 실시예들에서, 동작들(511, 513)이 수행된다. 또다른 실시예들에서, 세 개의 모든 동작들이 수행된다.
동작(511)에서, 제2 전기적 컨덕터가 제1 전기적 컨덕터 위에 증착된다. 이 동작은 제2 전기적 컨덕터가 제1 전기적 컨덕터와 직접적으로 접촉하는지 여부 또는 제2 전기적 컨덕터가 제1 전기적 컨덕터로부터 분리되는지 여부에 따라, 절연층을 형성하는 동작(509) 이전에 또는 그 이후에 수행될 수 있다는 것을 유념하라. 동작(513)에서, 제3 전기적 컨덕터가 개입 절연층을 갖거나 또는 갖지 않고서 제2 전기적 컨덕터 위에 증착될 수 있다.
다양한 전기적 컨덕터들이 스퍼터링, 화학적 기상 증착, 전기도금, 무전해 도금, 및 전자 빔 증착과 같은 공정들을 이용하여 증착될 수 있다. 컨덕터들이 제일먼저 증착되고 후속 공정들에서 원하지 않는 부분들이 제거될 수 있거나 또는 작업 제품의 부분들은 증착 이전에 포토마스크를 이용하여 마스킹될 수 있다. 더 나아가, 포토마스크를 이용해야 하는 것을 회피하기 위해 선택적인 증착 방법들이 이용될 수 있다.
다양한 절연물질들이 상이한 화학적 기상 증착 공정들을 이용하여 증착될 수 있다. 물질 및 기하학적 구조에 따라, 본 업계의 당업자는 절연물질들을 증착하기 위해 적절한 공정을 선택할 수 있다.
이상과 같이 뒤따르는 상세한 설명을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 하지만, 이러한 장점들은 제한적인 것임을 의미하지 않으며, 다른 실시예들은 다른 장점들을 제공할 수 있다는 것이 이해된다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    복수의 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)들과 복수의 핀 캐패시터들을 갖춘 기판
    을 포함하며, 상기 복수의 핀 캐패시터들 각각은,
    복수의 실리콘 핀들;
    두 개의 인접해 있는 실리콘 핀들 사이에서 이 실리콘 핀들과 평행하게 있는 전기적 컨덕터로서, 상기 전기적 컨덕터의 상면은 상기 복수의 실리콘 핀들의 상면들과 동일 평면 상에 존재하는 것인, 상기 전기적 컨덕터; 및
    상기 두 개의 인접해 있는 실리콘 핀들과 상기 전기적 컨덕터 사이에 있는 제1 절연물질을 포함하고, 상기 전기적 컨덕터는 상기 제1 절연물질에 의해 상기 두 개의 인접해 있는 실리콘 핀들로부터 전기적으로 절연되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 절연물질은 상기 두 개의 인접해 있는 실리콘 핀들의 측벽들상의 스페이서 물질을 포함한 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 복수의 핀 캐패시터들 각각은 상기 전기적 컨덕터 아래에서, 상기 기판과 상기 제1 절연물질 사이, 그리고 상기 두 개의 인접해 있는 실리콘 핀들 사이에 있는 제2 절연물질을 더 포함한 것인, 반도체 디바이스.
  4. 제3항에 있어서, 상기 복수의 핀 캐패시터들 각각은 상기 제2 절연물질 아래의 반도체 물질층을 더 포함한 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 복수의 핀 캐패시터들 각각은,
    두 개의 인접해 있는 실리콘 핀들 사이에서 이 실리콘 핀들과 평행하게 있고 상기 전기적 컨덕터와 평행하게 있는 제2 전기적 컨덕터; 및
    상기 전기적 컨덕터와 상기 제2 전기적 컨덕터 사이의 제3 절연물질을 더 포함한 것인, 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에서 복수의 실리콘 핀들 중 두 개의 인접해 있는 실리콘 핀들 사이에 복수의 실리콘 핀들 및 산화물층을 형성하는 단계로서, 상기 산화물층의 두께는 상기 복수의 실리콘 핀들의 높이 보다 작은 것인, 상기 복수의 실리콘 핀들 및 산화물층 형성 단계;
    상기 산화물층 위에서 상기 복수의 실리콘 핀들의 일부분 사이에 제1 전기적 컨덕터를 형성하는 단계로서, 상기 제1 전기적 컨덕터의 상면은 상기 복수의 실리콘 핀들의 상면들과 동일 평면 상에 존재하는 것인, 상기 제1 전기적 컨덕터 형성 단계; 및
    상기 제1 전기적 컨덕터와 상기 두 개의 인접해 있는 실리콘 핀들 사이에 제1 절연층을 형성하는 단계로서, 상기 제1 전기적 컨덕터는 상기 제1 절연층에 의해 상기 두 개의 인접해 있는 실리콘 핀들로부터 전기적으로 절연되는, 상기 제1 절연층 형성 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 제1 절연층을 형성하는 단계는 제1 전기적 컨덕터를 증착하기 전에 상기 복수의 실리콘 핀들의 일부분 각각의 측벽들상에 스페이서를 형성하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 제1 전기적 컨덕터 위에서 제2 전기적 컨덕터를 증착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 제1 전기적 컨덕터와 상기 제2 전기적 컨덕터 사이에서 제2 절연층을 증착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  10. 제8항에 있어서, 상기 제2 전기적 컨덕터 위에서 제3 전기적 컨덕터를 증착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
KR1020120138748A 2012-01-31 2012-12-03 디커플링 ｆｉｎｆｅｔ 캐패시터 KR101547386B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/362,796 2012-01-31
US13/362,796 US9530901B2 (en) 2012-01-31 2012-01-31 Decoupling finFET capacitors

Publications (2)

Publication Number Publication Date
KR20130088729A KR20130088729A (ko) 2013-08-08
KR101547386B1 true KR101547386B1 (ko) 2015-08-26

Family

ID=48837581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120138748A KR101547386B1 (ko) 2012-01-31 2012-12-03 디커플링 ｆｉｎｆｅｔ 캐패시터

Country Status (3)

Country Link
US (4) US9530901B2 (ko)
KR (1) KR101547386B1 (ko)
CN (1) CN103227210B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941271B2 (en) 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US9455250B1 (en) 2015-06-30 2016-09-27 International Business Machines Corporation Distributed decoupling capacitor
US9455251B1 (en) 2015-07-15 2016-09-27 International Business Machines Corporation Decoupling capacitor using finFET topology
US9536939B1 (en) 2015-10-28 2017-01-03 International Business Machines Corporation High density vertically integrated FEOL MIM capacitor
US10096522B2 (en) 2016-05-06 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy MOL removal for performance enhancement
US9859302B1 (en) 2016-06-29 2018-01-02 International Business Machines Corporation Fin-type field-effect transistor
CN109148607B (zh) * 2017-06-27 2021-08-13 中芯国际集成电路制造(上海)有限公司 半导体装置、mos电容器及其制造方法
US10700207B2 (en) 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US10497794B1 (en) 2018-10-09 2019-12-03 Nxp Usa, Inc. Fin field-effect transistor (FinFet) capacitor structure for use in integrated circuits
US10727224B1 (en) 2019-04-10 2020-07-28 Nxp Usa, Inc. Decoupling capacitors using regularity finFET structures and methods for making same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070166914A1 (en) * 2006-01-17 2007-07-19 Nanya Technology Corporation Memory device and fabrication method thereof
US20100032799A1 (en) * 2008-08-06 2010-02-11 International Business Machines Corporation Implementing Decoupling Capacitors With Hot-Spot Thermal Reduction on Integrated Circuit Chips
US20110095359A1 (en) * 2009-10-28 2011-04-28 Vishay-Siliconix Field Boosted Metal-Oxide-Semiconductor Field Effect Transistor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0122121D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in a trench-gate mosfet
JP4340040B2 (ja) * 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3926272B2 (ja) * 2003-01-08 2007-06-06 株式会社東芝 トレンチキャパシタを含む半導体装置の製造方法
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100591770B1 (ko) * 2004-09-01 2006-06-26 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법
US20070018239A1 (en) * 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7425740B2 (en) * 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
KR101196711B1 (ko) * 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
US7514740B2 (en) * 2006-07-10 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible storage device
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
JP2010199161A (ja) 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
US8492816B2 (en) * 2010-01-11 2013-07-23 International Business Machines Corporation Deep trench decoupling capacitor
JP5542550B2 (ja) * 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
US8921899B2 (en) * 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
US9293584B2 (en) * 2011-11-02 2016-03-22 Broadcom Corporation FinFET devices
US9893163B2 (en) * 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070166914A1 (en) * 2006-01-17 2007-07-19 Nanya Technology Corporation Memory device and fabrication method thereof
US20100032799A1 (en) * 2008-08-06 2010-02-11 International Business Machines Corporation Implementing Decoupling Capacitors With Hot-Spot Thermal Reduction on Integrated Circuit Chips
US20110095359A1 (en) * 2009-10-28 2011-04-28 Vishay-Siliconix Field Boosted Metal-Oxide-Semiconductor Field Effect Transistor

Also Published As

Publication number Publication date
KR20130088729A (ko) 2013-08-08
US20130193500A1 (en) 2013-08-01
US20170104106A1 (en) 2017-04-13
CN103227210B (zh) 2016-04-20
US20230387331A1 (en) 2023-11-30
US20190386155A1 (en) 2019-12-19
CN103227210A (zh) 2013-07-31
US10396217B2 (en) 2019-08-27
US9530901B2 (en) 2016-12-27
US11749759B2 (en) 2023-09-05

Similar Documents

Publication Publication Date Title
KR101547386B1 (ko) 디커플링 ｆｉｎｆｅｔ 캐패시터
TWI630683B (zh) 利用密閉磊晶生長技術形成的半導體裝置
US10128355B2 (en) Method for forming fin field effect transistor (FINFET) device
KR102432894B1 (ko) 반도체 소자
US9484535B1 (en) High density resistive random access memory (RRAM)
CN110299320B (zh) 半导体装置以及其制作方法
US9425148B2 (en) Semiconductor devices having contacts with intervening spacers and method for fabricating the same
TW202113942A (zh) 半導體結構
TW202008445A (zh) 半導體裝置的形成方法
US20210143097A1 (en) Semiconductor structure and method for fabricating the same
KR100439034B1 (ko) 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법
CN111370422B (zh) 存储器结构及其制造方法
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
US11716839B2 (en) Semiconductor devices
CN106992178B (zh) 存储器元件及其制造方法
CN216563127U (zh) 半导体存储装置
TWI828059B (zh) 半導體記憶體結構及其形成方法
US11825644B2 (en) Semiconductor memory device
US20230146151A1 (en) Semiconductor devices
US11888038B2 (en) Integrated circuit devices and methods of manufacturing the same
TW202114159A (zh) 3d邏輯和記憶體用的自對準接觸窗
CN117373996A (zh) 半导体结构及其制作方法
CN114068428A (zh) 半导体存储装置及其形成方法
TW202308117A (zh) 半導體裝置
CN115589721A (zh) 集成电路器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180808

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190807

Year of fee payment: 5