CN111370422B - 存储器结构及其制造方法 - Google Patents
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Abstract
本发明公开一种存储器结构及其制造方法，存储器结构包括第一晶体管、第二晶体管、介电层与电容器。第二晶体管位于第一晶体管的一侧。介电层覆盖第一晶体管与第二晶体管。在介电层中具有相连通的第一开口与第二开口。第二开口位于第一开口的侧边。电容器耦接在第一晶体管与第二晶体管之间。电容器包括第一电极、第二电极与绝缘层。第一电极设置在第一开口的表面上。第二电极设置在第一开口中的第一电极上，且具有延伸至第二开口中的延伸部。延伸部覆盖第二开口所暴露出的第一电极的侧面。绝缘层设置在第一电极与第二电极之间。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种存储器结构及其制造方法。
背景技术
目前发展出一种存储器结构，包括彼此耦接晶体管与电容器。在此种存储器结构中，使用电容器作为存储组件。因此，如何增加电容器的电容以提升存储器元件的电性效能为目前业界持续努力的目标。
发明内容
本发明提供一种存储器结构及其制造方法，其可有效地增加电容器的电容，进而可提升存储器元件的电性效能。
本发明提出一种存储器结构，包括第一晶体管、第二晶体管、介电层与电容器。第二晶体管位于第一晶体管的一侧。介电层覆盖第一晶体管与第二晶体管。在介电层中具有相连通的第一开口与第二开口。第二开口位于第一开口的侧边。电容器耦接在第一晶体管与第二晶体管之间。电容器包括第一电极、第二电极与绝缘层。第一电极设置在第一开口的表面上。第二电极设置在第一开口中的第一电极上，且具有延伸至第二开口中的延伸部。延伸部覆盖第二开口所暴露出的第一电极的侧面。绝缘层设置在第一电极与第二电极之间。
依照本发明的一实施例所述，在上述存储器结构中，第一晶体管与第二晶体管分别可为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。
依照本发明的一实施例所述，在上述存储器结构中，第二开口的底部可高于第一开口的底部。
依照本发明的一实施例所述，在上述存储器结构中，第二开口的底部可低于第一电极的顶部。
依照本发明的一实施例所述，在上述存储器结构中，第一电极的顶部可低于第一开口的顶部。
依照本发明的一实施例所述，在上述存储器结构中，延伸部的底部可低于第一电极的顶部。
依照本发明的一实施例所述，在上述存储器结构中，第一晶体管可包括第一栅极结构与位于第一栅极结构两侧的第一掺杂区与第二掺杂区。第二晶体管可包括第二栅极结构与位于第二栅极结构两侧的第三掺杂区与第四掺杂区。第二掺杂区与第三掺杂区可位于第一栅极结构与第二栅极结构之间。
依照本发明的一实施例所述，在上述存储器结构中，延伸部可位于第一电极与第一栅极结构之间。延伸部的底部可高于第一栅极结构的顶部。
依照本发明的一实施例所述，在上述存储器结构中，延伸部可位于第一电极与第二栅极结构之间。延伸部的底部可高于第二栅极结构的顶部。
依照本发明的一实施例所述，在上述存储器结构中，第一开口可暴露出第二掺杂区与第三掺杂区。
依照本发明的一实施例所述，在上述存储器结构中，第一电极可耦接至第二掺杂区与第三掺杂区。
本发明提出一种存储器结构的制造方法，包括以下步骤。提供第一晶体管与第二晶体管。第二晶体管位于第一晶体管的一侧。形成覆盖第一晶体管与第二晶体管的介电层。在介电层中具有相连通的第一开口与第二开口。第二开口位于第一开口的侧边。形成耦接在第一晶体管与第二晶体管之间的电容器。电容器包括第一电极、第二电极与绝缘层。第一电极设置在第一开口的表面上。第二电极设置在第一开口中的第一电极上，且具有延伸至第二开口中的延伸部。延伸部覆盖第二开口所暴露出的第一电极的侧面。绝缘层设置在第一电极与第二电极之间。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，第一晶体管与第二晶体管分别可为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，第一电极的形成方法可包括以下步骤。在第一开口的表面上共形地形成第一电极材料层。形成填入第一开口中且覆盖第一电极材料层的保护层。对保护层与第一电极材料层进行回蚀刻制作工艺。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，第一电极的顶部可低于第一开口的顶部。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，述第二开口的形成方法可包括以下步骤。形成填入第一开口且覆盖第一电极与介电层的保护层。在保护层上形成具有第三开口的图案化光致抗蚀剂层。第三开口位于部分介电层上方。使用图案化光致抗蚀剂层作为掩模，对保护层与介电层进行蚀刻制作工艺。蚀刻制作工艺对介电层的蚀刻速率可高于对保护层的蚀刻速率。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，第二开口的底部可高于第一开口的底部。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，第二开口的底部可低于第一电极的顶部。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，绝缘层与第二电极的形成方法可包括以下步骤。在第一电极上与第二开口的表面上共形地形成绝缘材料层。形成填入第一开口与第二开口且覆盖绝缘材料层的第二电极材料层。移除位于第一开口与第二开口的外部的部分第二电极材料层与所述绝缘材料层。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，部分第二电极材料层与部分绝缘材料层的移除方法例如是化学机械研磨法。
基于上述，在本发明所提出的存储器结构及其制造方法中，第二电极的延伸部覆盖第二开口所暴露出的第一电极的侧面，且绝缘层设置在第一电极与第二电极之间，因此可有效地增加电容器的电容，进而可提升存储器元件的电性效能。此外，本发明所提出的存储器结构及其制造方法可在不增加存储器元件的面积的情况下，有效地增加电容器的电容，因此可提升存储器结构的实用性与可行性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1J为本发明一实施例的存储器结构的制造流程剖视图；
图2为图1F的局部上视图；
图3为本发明另一实施例的存储器结构的剖视图；
图4A至图4B为图3中的开口242的制造流程剖视图。
符号说明
10、20：存储器结构
100：基底
102a、102b：晶体管与晶体管
104、116：栅极结构
106、108、118、120：掺杂区
110、123：间隙壁
112、124：栅极
114、126、128、154：介电层
122：阱区
130、140、240：图案化光致抗蚀剂层
130a、132、140a、142、240a、242：开口
134、146：电极材料层
134a、146a、246a：电极
136、138：保护层
144：绝缘材料层
144a：绝缘层
148、248：电容器
150、152：接触窗
156、158、160：导体层
EP、EP1：延伸部
具体实施方式
图1A至图1J为本发明一实施例的存储器结构的制造流程剖视图。图2 为图1F的局部上视图。
请参照图1A，提供晶体管102a与晶体管102b。晶体管102b位于晶体管102a的一侧。举例来说，晶体管102a与晶体管102b分别可为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。在本实施例中，晶体管102a是以N型金属氧化物半导体晶体管为例，且晶体管102b是以P型金属氧化物半导体晶体管为例，但本发明并不以此为限。所属技术领域具有通常知识者可依据产品需求来决定晶体管102a与晶体管 102b的导电型态。
晶体管102a可包括栅极结构104与位于栅极结构104两侧的掺杂区106 与掺杂区108，且还可包括间隙壁110。栅极结构104可包括栅极112与介电层114。栅极112设置在基底100上。基底100例如是硅基底等半导体基底。在本实施例中，基底100是以P型基底为例来进行说明，但本发明并不以此为限。在其他实施例中，基底100也可为N型基底。介电层114设置在栅极112与基底100之间，且可作为栅介电层。掺杂区106与掺杂区108分别可位于栅极结构104两侧的基底100中，且分别可作为源极或漏极使用。在本实施例中，掺杂区106与掺杂区108是以N型掺杂区为例来进行说明，但本发明并不以此为限。在其他实施例中，掺杂区106与掺杂区108也可为 P型掺杂区。间隙壁110设置在栅极结构104的侧壁上。
晶体管102b可包括栅极结构116与位于栅极结构116两侧的掺杂区118 与掺杂区120，且还可包括阱区122与间隙壁123中的至少一者。栅极结构 116可包括栅极124与介电层126。栅极124设置在基底100上。介电层126 设置在栅极124与基底100之间，且可作为栅介电层。掺杂区118与掺杂区 120分别可位于栅极结构116两侧的基底100中，且分别可作为源极或漏极使用。掺杂区108与掺杂区118可位于栅极结构104与栅极结构116之间。在本实施例中，掺杂区118与掺杂区120是以P型掺杂区为例来进行说明，但本发明并不以此为限。在其他实施例中，掺杂区118与掺杂区120也可为 N型掺杂区。阱区122位于基底100中，且掺杂区118与掺杂区120可位于阱区122中。在本实施例中，阱区122是以N型阱区为例来进行说明，但本发明并不以此为限。在其他实施例中，阱区122也可为P型阱区。间隙壁 123设置在栅极结构116的侧壁上。
在本实施例中，晶体管102a与晶体管102b的结构仅为举例说明，本发明并不以此为限。所属技术领域具有通常知识者可依照产品需求来调整晶体管102a与晶体管102b的结构。举例来说，晶体管102a与晶体管102b还可包括轻掺杂漏极(lightly doped drain，LDD)(未示出)或金属硅化物层(未示出) 等，于此不再多作说明。
接着，形成覆盖晶体管102a与晶体管102b的介电层128。介电层128 的材料例如是氧化硅。介电层128的形成方法例如是化学气相沉积法。
然后，在介电层128上形成具有开口130a的图案化光致抗蚀剂层130。开口130a可位于掺杂区108与掺杂区118上方。图案化光致抗蚀剂层130 可通过进行光刻制作工艺而形成。
请参照图1B，使用图案化光致抗蚀剂层130作为掩模，移除部分介电层128，而在介电层128中形成开口132。开口132可暴露出掺杂区108与掺杂区118。开口132的形态可为沟槽(trench)或介层窗开口(via hole)，但本发明并不以此为限。
接下来，移除图案化光致抗蚀剂层130。图案化光致抗蚀剂层130的移除方法例如是干式去光致抗蚀剂法(dry stripping)或湿式去光致抗蚀剂法(wet stripping)。
请参照图1C，在开口132的表面上共形地形成电极材料层134。电极材料层134的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、 Cu、Y或其组合。电极材料层134的形成方法例如是化学气相沉积法、物理气相沉积法、电镀法(electroplating)、无电镀沉积法(electroless deposition)或其组合。
随后，形成填入开口132中且覆盖电极材料层134的保护层136。保护层136的材料例如是有机材料。举例来说，保护层136可为有机平坦层 (organic planarization layer，OPL)。保护层136的形成方法例如是旋转涂布法。
请参照图1D，对保护层136与电极材料层134进行回蚀刻制作工艺，以移除部分保护层136与部分电极材料层134。由此，可在开口132的表面上形成电极134a。电极134a可用以作为电容器的下电极。电极134a的顶部可低于开口132的顶部。电极134a可耦接至掺杂区108与掺杂区118。在本实施例中，虽然电极134a的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1E，移除保护层136。保护层136可通过灰化(ash)制作工艺、蚀刻制作工艺或其他适合的制作工艺进行移除。
接着，形成填入开口132且覆盖电极134a与介电层128的保护层138。保护层138与保护层136的材料可为相同或不同。保护层138的材料例如是有机材料。举例来说，保护层138可为有机平坦层(OPL)。保护层138的形成方法例如是旋转涂布法。
在保护层138上形成具有开口140a的图案化光致抗蚀剂层140。开口 140a位于部分介电层128上方。图案化光致抗蚀剂层140可通过进行光刻制作工艺而形成。在本实施例中，开口140a的宽度例如是大于开口132的宽度，但本发明并不以此为限。开口140a的宽度与位置可决定后续所要形成的开口142(图1F)的型态，然而只要开口140a位于部分介电层128上方，即属于本发明所保护的范围。在其他实施例中，开口140a的宽度也可小于或等于开口132的宽度。
请参照图1F，使用图案化光致抗蚀剂层140作为掩模，对保护层138 与介电层128进行蚀刻制作工艺。上述蚀刻制作工艺对介电层128的蚀刻速率可高于对保护层138的蚀刻速率。由此，可在开口132的侧边形成开口142，且开口132与开口142可相连通。开口142的底部可高于开口132的底部。开口142的底部可低于电极134a的顶部，由此开口142可暴露出电极134a 的部分侧面。开口142的形态可为沟槽或介层窗开口。在本实施例中，开口 142的形态是以沟槽为例来进行说明。在本实施例中，虽然开口142的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
在图1F的实施例中，开口142可位于开口132的两侧边，但本发明并不以此为限。在一实施例中，请参照图2，开口142可位于开口132的各个侧边，亦即开口142可环绕开口132。在其他实施例中，开口142可仅位于开口132的单一侧边。然而，只要开口142位于开口132的至少一侧边，即属于本发明所保护的范围。
请参照图1G，移除图案化光致抗蚀剂层140与保护层138。图案化光致抗蚀剂层140与保护层138可通过灰化制作工艺、蚀刻制作工艺或其他适合的制作工艺进行移除。
在本实施例中，在移除保护层136之后，形成保护层138，且在形成开口142之后，移除保护层138，但本发明并不以此为限。在其他实施例中，可在形成电极134a之后，直接在保护层136上形成保护层138，且在形成开口142之后，移除保护层138与保护层136。
请参照图1H，在电极134a上与开口142的表面上共形地形成绝缘材料层144。绝缘材料层144的材料例如是高介电常数材料(high-k material)、氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)或其组合。高介电常数材料例如是氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化钛(TiO2)、氧化锆(ZrO2)或其组合。绝缘材料层144的形成方法例如是化学气相沉积法、物理气相沉积法(PVD)或原子层沉积法(ALD)。
接着，形成填入开口132与开口142且覆盖绝缘材料层144的电极材料层146。电极材料层146的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、 Hf、Sn、Zn、Zr、Cu、Y或其组合。电极材料层146的形成方法例如是化学气相沉积法、物理气相沉积法、电镀法、无电镀沉积法或其组合。
请参照图1I，移除位于开口132与开口142的外部的部分电极材料层146与所述绝缘材料层144。由此，可在开口132中的电极134a上形成电极 146a，且可在电极134a与电极146a之间形成绝缘层144a。电极146a可用以作为电容器的上电极。部分电极材料层146与部分绝缘材料层144的移除方法例如是化学机械研磨法。在本实施例中，虽然绝缘层与144a电极146a 的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
电极146a具有延伸至开口142中的延伸部EP。延伸部EP覆盖开口142 所暴露出的电极134a的侧面，由此可有效地增加电容器148的电容。延伸部EP的底部可低于电极134a的顶部。此外，延伸部EP的设置方式可由开口142决定。举例来说，在开口142位于电极134a的两侧的情况下，延伸部EP可位于电极134a的两侧。在一些实施例中，在开口142环绕电极134a 的情况下，延伸部EP可环绕电极134a。在其他实施例中，在开口142仅位于电极134a的一侧的情况下，延伸部EP可仅位于电极134a的一侧。然而，只要延伸部EP位于电极134a的至少一侧，即属于本发明所保护的范围。
以图1I为例，延伸部EP可位于电极134a与栅极结构104之间。延伸部EP的底部可高于栅极结构104的顶部，由此可避免延伸部EP与栅极112 发生短路。此外，延伸部EP可位于电极134a与栅极结构116之间。延伸部 EP的底部可高于栅极结构116的顶部，由此可避免延伸部EP与栅极124发生短路。
通过上述方法，可形成耦接在晶体管102a与晶体管102b之间的电容器 148。电容器148包括电极134a、电极146a与绝缘层144a。在电容器148 中，由于绝缘层144a设置在电极134a与电极146a之间，由此可形成金属- 绝缘体-金属(metal-insulator-metal，MIM)电容器。
请参照图1J，可在介电层128中形成接触窗150与接触窗152。接触窗 150与接触窗152可分别耦接至掺杂区106与掺杂区120。接触窗150与接触窗152的材料例如是钨。接触窗150与接触窗152的形成方法例如是金属镶嵌法。
接着，可在介电层128上形成介电层154。介电层154的材料例如是氧化硅。介电层154的形成方法例如是化学气相沉积法。
然后，可在介电层154中形成导体层156、导体层158与导体层160。导体层156、导体层158与导体层160可分别耦接至接触窗150、接触窗152 与电极146a。导体层156、导体层158与导体层160的材料例如是铜。导体层156、导体层158与导体层160的形成方法例如是金属镶嵌法。
以下，通过图1J来说明本实施例的存储器结构10。在本实施例中，此外，虽然存储器结构10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1J，存储器结构10包括晶体管102a、晶体管102b、介电层 128与电容器148。存储器结构10例如是2晶体管-静态随机存取存储器(2 transistor-static random-access memory，2T-SRAM)，但本发明并不以此为限。晶体管102b位于晶体管102a的一侧。介电层128覆盖晶体管102a与晶体管102b。在介电层128中具有相连通的开口132与开口142。开口142位于开口132的侧边。电容器148耦接在晶体管102a与晶体管102b之间。电容器148包括电极134a、电极146a与绝缘层144a。电极134a设置在开口132 的表面上。电极146a设置在开口132中的电极134a上，且具有延伸至开口 142中的延伸部EP。延伸部EP覆盖开口142所暴露出的电极134a的侧面。绝缘层144a设置在电极134a与电极146a之间。
存储器结构10还可包括接触窗150、接触窗152、介电层154、导体层 156、导体层158与导体层160中的至少一者。接触窗150与接触窗152位于介电层128中，且可分别耦接至掺杂区106与掺杂区120。介电层154设置在介电层128上。导体层156、导体层158与导体层160设置在介电层154 中，且可分别耦接至接触窗150、接触窗152与电极146a。
此外，存储器结构10中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再重复说明。
基于上述实施例可知，在存储器结构10及其制造方法中，除了在开口 132中的电极146a与电极134a之间可产生电容之外，在电极146a的延伸部 EP与电极134a之间也可产生电容，因此可有效地增加电容器148的电容。由此，可提升存储器元件的电性效能，例如可降低存储器元件的刷新时间周期(refresh time cycle)与耗电量。此外，存储器结构10及其制造方法可在不增加存储器元件的面积的情况下，有效地增加电容器148的电容，因此可提升存储器结构10的实用性与可行性。
图3为本发明另一实施例的存储器结构的剖视图。图4A至图4B为图3 中的开口242的制造流程剖视图。
请参照图1J与图3，图3的存储器结构20与图1J的存储器结构10在结构上的差异如下。开口242仅位于开口132的单一侧边。在电容器248中，电极246a具有延伸至开口242中的延伸部EP1，且延伸部EP1仅位于电极 134a的一侧。此外，在存储器结构20与存储器结构10中，相同的构件以相同的符号表示并省略其说明。
此外，存储器结构20与存储器结构10在制造方法上的差异如下。请参照图4A，在存储器结构20的制造方法中，图案化光致抗蚀剂层240的开口 240a仅位于开口132的单一侧的介电层128上方。此外，在开口240a的宽度等于开口132的宽度的情况下，开口240a可使用用于形成开口132的同一个光掩模进行制作，由此可降低光掩模的数量与生产成本。详细来说，只要在形成开口240a的光刻制作工艺中，将用于形成开口132的光掩模往一侧偏移，即可制作出开口240a，但本发明并不以此为限。在其他实施例中，开口240a的宽度也可小于开口132的宽度。接着，请参照图4B，使用图案化光致抗蚀剂层240作为掩模，对保护层138与介电层128进行蚀刻制作工艺，而在开口132的单一侧边形成开口242。在本实施例中，开口242是以位于开口132的邻近于晶体管102a的一侧为例，但本发明并不以此为限。在另一实施例中，开口242也可位于开口132的邻近于晶体管102b的一侧。此外，用以形成存储器结构20的后续制作工艺可参考存储器结构10的制造方法，于此省略其说明。
基于上述实施例可知，在存储器结构20及其制造方法中，除了在开口 132中的电极246a与电极134a之间可产生电容之外，在电极246a的延伸部 EP1与电极134a之间也可产生电容，因此可有效地增加电容器248的电容。由此，可提升存储器元件的电性效能。此外，存储器结构20及其制造方法可在不增加存储器元件的面积的情况下，有效地增加电容器248的电容，因此可提升存储器结构20的实用性与可行性。
综上所述，上述实施例的存储器结构及其制造方法中，可通过电极的延伸部有效地增加电容器的电容，进而可提升存储器元件的电性效能。此外，上述实施例的存储器结构及其制造方法并不会增加存储器元件的面积，因此可提升存储器结构的实用性与可行性。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (20)
1.一种存储器结构，其特征在于，包括：
第一晶体管；
第二晶体管，位于所述第一晶体管的一侧；
介电层，覆盖所述第一晶体管与所述第二晶体管，其中在所述介电层中具有相连通的第一开口与第二开口，且所述第二开口位于所述第一开口的侧边；以及
电容器，耦接在所述第一晶体管与所述第二晶体管之间，其中所述电容器包括：
第一电极，设置在所述第一开口的表面上；
第二电极，设置在所述第一开口中的所述第一电极上，且具有延伸至所述第二开口中的延伸部，其中所述延伸部覆盖所述第二开口所暴露出的所述第一电极的侧面；以及
绝缘层，设置在所述第一电极与所述第二电极之间。
2.如权利要求1所述的存储器结构，其中所述第一晶体管与所述第二晶体管分别为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。
3.如权利要求1所述的存储器结构，其中所述第二开口的底部高于所述第一开口的底部。
4.如权利要求1所述的存储器结构，其中所述第二开口的底部低于所述第一电极的顶部。
5.如权利要求1所述的存储器结构，其中所述第一电极的顶部低于所述第一开口的顶部。
6.如权利要求1所述的存储器结构，其中所述延伸部的底部低于所述第一电极的顶部。
7.如权利要求1所述的存储器结构，其中
所述第一晶体管包括第一栅极结构与位于所述第一栅极结构两侧的第一掺杂区与第二掺杂区，
所述第二晶体管包括第二栅极结构与位于所述第二栅极结构两侧的第三掺杂区与第四掺杂区，且
所述第二掺杂区与所述第三掺杂区位于所述第一栅极结构与所述第二栅极结构之间。
8.如权利要求7所述的存储器结构，其中所述延伸部位于所述第一电极与所述第一栅极结构之间，且所述延伸部的底部高于所述第一栅极结构的顶部。
9.如权利要求7所述的存储器结构，其中所述延伸部位于所述第一电极与所述第二栅极结构之间，且所述延伸部的底部高于所述第二栅极结构的顶部。
10.如权利要求7所述的存储器结构，其中所述第一开口暴露出所述第二掺杂区与所述第三掺杂区。
11.如权利要求7所述的存储器结构，其中所述第一电极耦接至所述第二掺杂区与所述第三掺杂区。
12.一种存储器结构的制造方法，包括：
提供第一晶体管与第二晶体管，其中所述第二晶体管位于所述第一晶体管的一侧；
形成覆盖所述第一晶体管与所述第二晶体管的介电层，其中在所述介电层中具有相连通的第一开口与第二开口，且所述第二开口位于所述第一开口的侧边；以及
形成耦接在所述第一晶体管与所述第二晶体管之间的电容器，其中所述电容器包括：
第一电极，设置在所述第一开口的表面上；
第二电极，设置在所述第一开口中的所述第一电极上，且具有延伸至所述第二开口中的延伸部，其中所述延伸部覆盖所述第二开口所暴露出的所述第一电极的侧面；以及
绝缘层，设置在所述第一电极与所述第二电极之间。
13.如权利要求12所述的存储器结构的制造方法，其中所述第一晶体管与所述第二晶体管分别为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。
14.如权利要求12所述的存储器结构的制造方法，其中所述第一电极的形成方法包括：
在所述第一开口的表面上共形地形成第一电极材料层；
形成填入所述第一开口中且覆盖所述第一电极材料层的保护层；以及
对所述保护层所与述第一电极材料层进行回蚀刻制作工艺。
15.如权利要求12所述的存储器结构的制造方法，其中所述第一电极的顶部低于所述第一开口的顶部。
16.如权利要求12所述的存储器结构的制造方法，其中所述第二开口的形成方法包括：
形成填入所述第一开口且覆盖所述第一电极与所述介电层的保护层；
在所述保护层上形成具有第三开口的图案化光致抗蚀剂层，其中所述第三开口位于部分所述介电层上方；以及
使用所述图案化光致抗蚀剂层作为掩模，对所述保护层与所述介电层进行蚀刻制作工艺，其中所述蚀刻制作工艺对所述介电层的蚀刻速率高于对所述保护层的蚀刻速率。
17.如权利要求12所述的存储器结构的制造方法，其中所述第二开口的底部高于所述第一开口的底部。
18.如权利要求12所述的存储器结构的制造方法，其中所述第二开口的底部低于所述第一电极的顶部。
19.如权利要求12所述的存储器结构的制造方法，其中所述绝缘层与所述第二电极的形成方法包括：
在所述第一电极上与所述第二开口的表面上共形地形成绝缘材料层；
形成填入所述第一开口与所述第二开口且覆盖所述绝缘材料层的第二电极材料层；以及
移除位于所述第一开口与所述第二开口的外部的部分所述第二电极材料层与部分所述绝缘材料层。
20.如权利要求19所述的存储器结构的制造方法，其中部分所述第二电极材料层与部分所述绝缘材料层的移除方法包括化学机械研磨法。
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Citations (1)
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|---|---|---|---|---|
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| US6429070B1 (en) * | 2000-08-30 | 2002-08-06 | Micron Technology, Inc. | DRAM cell constructions, and methods of forming DRAM cells |
| US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| KR100669655B1 (ko) * | 2003-12-31 | 2007-01-15 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 및 그 제조방법 |
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