KR100669655B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 평면 구조로 형성된 제 1 하부 전극;과, 상기 제 1 하부 전극 상에 요홈부를 갖는 컵 형상으로 일정 간격으로 두고 형성된 복수개의 제 2 하부 전극;과, 상기 하부 전극 상에 형성된 유전막;과, 상기 유전막 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.
캐패시터, 하부 전극, 요철

Description

반도체 소자의 캐패시터 및 그 제조방법{Capacitor of semiconductor device and its fabricating method}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터의 구조 단면도.
도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조 단면도.
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
301 : 반도체 기판 302 : 층간절연막
303 : 제 1 하부 전극 305a : 제 2 하부 전극
307 : 유전막 308 : 상부 전극
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
모스 트랜지스터와 캐패시터로 구성되는 단위 셀에 있어서 소자의 특성은 캐패시터의 정전 용량에 큰 영향을 받는다. 최근, 반도체 소자가 고집적화됨에 따라 소자 내에서 캐패시터가 차지하는 면적 역시 축소되고 있어, 적은 면적 내에서 큰 정전 용량을 갖는 캐패시터가 요구되고 있다.
캐패시터의 정전 용량을 향상시키기 위해 고려될 수 있는 방법은 캐패시터의 유효면적을 증가시키는 방법, 상부 전극과 하부 전극 사이에 위치하는 유전막을 박막화하는 방법, 유전율이 높은 재료로 유전막을 형성하는 방법 등이 있다.
상기 세 가지 방법 중, 유전막을 박막화하는 것은 반도체 소자의 신뢰성을 저하시키는 문제가 있으며, 유전율이 높은 재료로 유전막을 형성하는 것은 새로운 캐패시터의 제조 공정을 개발해야 하는 부담이 있다. 이에 따라, 캐패시터의 유효면적을 증가시켜 정전 용량을 향상시키는 방법에 연구가 집중되고 있다.
한편, 종래의 통상적인 캐패시터의 구조를 살펴보면 다음과 같다.
도 1에 도시한 바와 같이, 종래의 캐패시터는 반도체 기판 상에 하부 전극(102), 유전막(104), 상부 전극(105)이 순차적으로 형성되어 있는 구조를 갖고 있다. 이와 같은 종래의 캐패시터 구조는 하부 전극(102)이 평면 구조를 갖게 되어 반도체 소자의 설계 룰이 미세화에 비례하여 하부 전극의 면적이 줄어들게 된다. 따라서, 미세 소자에서 정전 용량을 극대화하기에 한계가 노출되는 문제점이 있다. 참고로, 미설명부호 103은 층간절연막이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 평면 구조로 형성된 제 1 하부 전극;과, 상기 제 1 하부 전극 상에 요홈부를 갖는 컵 형상으로 일정 간격으로 두고 형성된 복수개의 제 2 하부 전극;과, 상기 하부 전극 상에 형성된 유전막;과, 상기 유전막 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상에 층간절연막을 형성하는 단계;와, 상기 층간절연막 상에 평면 구조를 갖는 제 1 하부 전극을 형성하는 단계;와, 상기 제 1 하부 전극을 포함한 상기 층간절연막 상에 제 1 희생산화막을 형성하는 단계;와, 상기 제 1 희생 산화막의 소정 부위를 식각, 제거하여 상기 제 1 하부 전극이 노출되는 복수개의 개구부를 형성하는 단계;와, 상기 복수개의 개구부를 포함한 기판 전면 상에 금속층을 적층하는 단계;와, 상기 복수개의 개구부를 충분히 매립하도록 상기 기판 전면 상에 제 2 희생산화막을 형성하는 단계;와, 상기 제 1 희생산화막이 노출되도록 상기 제 2 희생산화막 및 금속층 을 평탄화하는 단계;와, 상기 층간절연막이 노출되도록 상기 개구부 내의 제 2 희생산화막 및 상기 층간절연막과 제 1 하부 전극 상의 제 1 희생산화막을 제거하여 상기 제 1 하부 전극 상에 요홈부를 갖는 컵 형상의 복수개의 제 2 하부 전극을 형성하는 단계;와, 상기 제 1 및 제 2 하부 전극을 포함한 기판 전면 상에 유전막을 형성하는 단계;와, 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 복수개의 개구부는 일정 간격을 두고 형성할 수 있다.
바람직하게는, 상기 제 1 하부 전극 및 제 2 하부 전극은 1000∼1500Å의 두께로 형성할 수 있다.
본 발명의 특징에 따르면, 캐패시터의 하부 전극을 요홈부를 갖도록 함으로써 유전막과 접촉하는 면적, 즉 유효 면적을 증대시켜 캐패시터의 정전 용량을 극대화할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조 단면도이고, 도 3a 내지 3d는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2에 도시한 바와 같이 본 발명의 반도체 소자의 캐패시터는 크게 반도체 기판(301) 상에 요홈부를 갖는 요철 구조를 갖는 하부 전극(303,305a), 유전막(307) 및 상부 전극(308)이 순차적으로 적층되어 있는 구조로 되어 있다. 상기 구성 요소 이외에 상하부 전극 및 유전막(307)을 둘러싸는 소정의 층간절연막이 구비되나, 본 발명의 핵심 특징은 상기 하부 전극에 있어 이를 중심으로 설명하기로 한다.
도 2에 도시한 바와 같이, 본 발명의 하부 전극은 요홈부를 구비한다.
상기 요홈부를 구비하는 하부 전극을 세부적으로 구분하면, 평면 구조를 갖는 제 1 하부 전극(303)과 상기 제 1 하부 전극(303) 상에 소정의 폭을 갖고 일정 간격으로 이격되어 있는 컵 형상의 제 2 하부 전극(305a)으로 나눌 수 있다. 이와 같이, 제 1 및 제 2 하부 전극(305a)으로 구성되는 하부 전극이 요홈부를 구비함에 따라 상기 제 2 하부 전극(305a)이 노출되는 표면적만큼 유전막(307)과 접촉하는 유효 면적이 늘어나게 되어 캐패시터의 정전 용량을 증대시킬 수 있게 된다.
이와 같은 구성을 갖는 본 발명의 반도체 소자의 캐패시터의 제조방법을 설명하면 다음과 같다.
먼저, 도 3a에 도시한 바와 같이 반도체 기판(301) 상에 층간절연막(302)을 적층한다. 상기 층간절연막(302)은 BPSG(Boro Phosphorous Silicate Glass) 등과 같은 통상의 산화막으로 형성할 수 있다. 도면에 도시하지 않았지만, 상기 층간절연막(302) 하부의 액티브 영역에는 모스 트랜지스터 등의 소자가 형성되어 있다.
이어, 상기 층간절연막(302) 상에 제 1 금속층을 1000∼1500Å의 두께로 적층한 다음, 포토리소그래피 공정 및 식각 공정을 통해 상기 금속층을 선택적으로 패터닝하여 제 1 하부 전극(303)을 형성한다. 여기서, 상기 제 1 하부 전극(303) 형성용으로 사용되는 금속층은 알루미늄-구리(Al-Cu)가 바람직하며, 상기 알루미늄-구리(Al-Cu) 이외에 후속의 공정으로 상기 하부 전극 상에 형성되는 유전막(307)과 반응성이 약하고 일함수가 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 등과 같은 금속이 사용될 수 있다. 그런 다음, 상기 제 1 하부 전극(303)을 포함한 기판(301) 전면 상에 제 1 희생산화막(304)을 적층한다.
그런 다음, 상기 포토리소그래피 공정 및 식각 공정을 이용하여 상기 제 1 하부 전극(303)이 노출되도록 상기 제 1 희생산화막(304)을 선택적으로 식각한다. 이에 따라, 소정 폭(d)을 갖는 복수개의 개구부가 형성된다.
이와 같은 상태에서, 도 3b에 도시한 바와 같이 상기 복수개의 개구부(304a)를 포함한 기판(301) 전면 상에 제 2 금속층(305)을 1000∼1500Å의 두께로 적층한다. 상기 제 2 금속층(305)은 화학기상증착 공정을 이용하여 텅스텐으로 형성할 수 있다. 그런 다음, 상기 복수개의 개구부를 충분히 매립하도록 상기 제 2 금속층(305) 상에 제 2 희생산화막(306)을 적층한다. 이 때, 상기 제 2 희생산화막(306)은 후속의 화학기계적연마 공정 수행시 버퍼층의 역할을 한다.
이와 같은 상태에서, 도 3c에 도시한 바와 같이 상기 제 1 희생산화막(304)이 노출되도록 상기 제 2 희생산화막(306) 및 제 2 금속층(305)을 평탄화한다. 이에 따라, 상기 복수개의 개구부에만 제 2 금속층(305)이 잔존하게 된다. 그런 다음, 건식 또는 습식 식각 공정을 이용하여 상기 복수개의 개구부에 잔존하는 제 2 희생산화막(306)의 제거 및 상기 층간절연막(302)과 제 1 하부 전극(303) 상에 형성되어 있는 제 1 희생 산화막을 제거한다. 이로써, 상기 제 1 하부 전극(303) 상에는 컵 형상의 요홈부(305b)를 갖는 복수개의 제 2 하부 전극(305a)이 완성된다. 또한, 상기 제 1 하부 전극(303) 및 제 2 하부 전극(305a)으로 구성되는 하부 전극의 구조가 완성된다.
상기 하부 전극이 완성된 상태에서, 도 3d에 도시한 바와 같이 상기 하부 전극을 포함한 기판(301) 전면 상에 유전막(307)을 적층한다. 상기 유전막(307)은 유전율이 높은 재료로 사용할 수 있으며, 일 예로 질화막을 사용하여 400∼600Å의 두께로 형성할 수 있다. 그런 다음, 상기 유전막(307) 상에 상부 전극 형성을 위한 제 3 금속층을 형성한다. 이후, 도면에 도시하지 않았지만 상기 유전막(307) 및 제 3 금속층을 특정 영역에만 잔존하도록 선택적으로 패터닝하여 유전막(307) 및 상부 전극(308)을 완성하면 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 완료된다.
상기와 같이 완성된 본 발명의 캐패시터의 구조를 살펴보면, 하부 전극이 요홈부를 갖게 됨에 따라, 유전막과 각각 접하는 상부 전극 및 하부 전극의 접촉 면적 즉, 유효 면적이 평면 구조의 하부 전극을 갖는 통상의 캐패시터보다 훨씬 증가됨을 알 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법은 다음과 같은 효과가 있다.
캐패시터의 하부 전극을 요철 구조를 갖게 함으로써 유전막과 접촉하는 면적, 즉 유효 면적을 증대시켜 캐패시터의 정전 용량을 극대화할 수 있게 된다.

Claims (5)

  1. 반도체 기판상에 평면 구조로 형성된 제1 하부 전극;
    상기 제1 하부 전극 상에 요홈부를 갖는 컵 형상으로 일정 간격으로 형성되며, 상기 제1 하부 전극을 상기 일정 간격 사이에서 노출하면서 복수로 형성된 제2 하부 전극;
    상기 제2 하부 전극 및 상기 노출된 제1 하부 전극 상에 형성된 유전막; 및
    상기 유전막 상에 상기 요홈부를 메워 형성되는 상부 전극;을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 제1 하부 전극은 알루미늄-구리(Al-Cu)로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터.
  3. 반도체 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 평면 구조를 갖는 제1 하부 전극을 형성하는 단계;
    상기 제1 하부 전극을 포함한 상기 층간절연막 상에 제1 희생산화막을 형성하는 단계;
    상기 제1 희생 산화막의 소정 부위를 식각, 제거하여 상기 제1 하부 전극이 노출되는 복수개의 개구부를 일정 간격을 두고 형성하는 단계;
    상기 복수개의 개구부를 포함한 기판 전면 상에 상기 개구부에 의해 복수의 요홈부가 형성되도록 제2 하부 전극용 금속층을 적층하는 단계;
    상기 복수개의 개구부를 충분히 매립하도록 상기 제2 하부 전극용 금속층 상에 제 2 희생산화막을 형성하는 단계;
    상기 제1 희생산화막이 노출되도록 상기 제2 희생산화막 및 제2 하부 전극용 금속층을 평탄화하는 단계;
    상기 층간절연막이 노출되도록 상기 개구부 내의 평탄화된 제2 희생산화막과, 상기 층간절연막과 제1 하부 전극 상의 노출된 제1 희생산화막을 제거하여 상기 제1 하부 전극 상에 상기 일정 간격을 두고 상기 요홈부를 갖는 컵 형상의 복수개의 제2 하부 전극을 형성하는 단계;
    상기 제1 하부 전극 및 제2 하부 전극을 포함한 기판 전면 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 요홈부를 메워 형성되는 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제3 항에 있어서,
    상기 제1 하부 전극은 알루미늄-구리(Al-Cu)로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제3 항에 있어서,
    상기 제1 하부 전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)으로 구성된 그룹 중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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