KR100609226B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서,
반도체 기판 상에 형성된 제 1 전극 구조체;와, 상기 제 1 전극 구조체의 측벽에 형성된 절연막 재질의 스페이서;와, 상기 제 1 전극 구조체를 포함한 기판 상에 형성된 제 2 전극 구조체를 포함하여 이루어지는 것을 특징으로 한다.
캐패시터, 하부 전극

Description

반도체 소자의 캐패시터 및 그 제조방법{Capacitor of semiconductor device and its fabricating method}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터의 구조 단면도.
도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조 단면도.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
301 : 반도체 기판 302 : 제 1 층간절연막
303 : 제 1 장벽금속층 304 : 제 1 유전막
305 : 제 1 금속층 306 : 제 2 유전막
307 : 스페이서 308 : 제 2 금속층
309 : 제 2 장벽금속층 321 : 제 1 전극 구조체
322 : 제 2 전극 구조체
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
모스 트랜지스터와 캐패시터로 구성되는 단위 셀에 있어서 소자의 특성은 캐패시터의 정전 용량에 큰 영향을 받는다. 최근, 반도체 소자가 고집적화됨에 따라 소자 내에서 캐패시터가 차지하는 면적 역시 축소되고 있어, 적은 면적 내에서 큰 정전 용량을 갖는 캐패시터가 요구되고 있다.
캐패시터의 정전 용량을 향상시키기 위해 고려될 수 있는 방법은 캐패시터의 유효면적을 증가시키는 방법, 상부 전극과 하부 전극 사이에 위치하는 유전막을 박막화하는 방법, 유전율이 높은 재료로 유전막을 형성하는 방법 등이 있다.
상기 세 가지 방법 중, 유전막을 박막화하는 것은 반도체 소자의 신뢰성을 저하시키는 문제가 있으며, 유전율이 높은 재료로 유전막을 형성하는 것은 새로운 캐패시터의 제조 공정을 개발해야 하는 부담이 있다. 이에 따라, 캐패시터의 유효면적을 증가시켜 정전 용량을 향상시키는 방법에 연구가 집중되고 있다.
한편, 종래의 통상적인 캐패시터의 구조를 살펴보면 다음과 같다.
도 1에 도시한 바와 같이, 종래의 캐패시터는 반도체 기판 상에 하부 전극(102), 유전막(104), 상부 전극(105)이 순차적으로 형성되어 있는 구조를 갖고 있다. 이와 같은 종래의 캐패시터 구조는 하부 전극(102)이 평면 구조를 갖게 되어 반도체 소자의 설계 룰이 미세화에 비례하여 하부 전극의 면적이 줄어들게 된다. 따라서, 미세 소자에서 정전 용량을 극대화하기에 한계가 노출되는 문제점이 있다. 참고로, 미설명부호 103은 층간절연막이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터는 반도체 기판 상에 형성된 제 1 전극 구조체;와, 상기 제 1 전극 구조체의 측벽에 형성된 절연막 재질의 스페이서;와, 상기 제 1 전극 구조체를 포함한 기판 상에 형성된 제 2 전극 구조체를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 전극 구조체는 제 1 유전막, 제 1 금속층 및 제 2 유전막이 순차적으로 적층된 구조이다.
바람직하게는, 상기 제 2 전극 구조체는 상기 제 2 금속층과 장벽금속층이 순차적으로 적층된 구조이다.
본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상에 제 1 유전막, 제 1 금속층 및 제 2 유전막을 순차적으로 적층한 다음, 선택적으로 패터 닝하여 제 1 유전막, 제 1 금속층 및 제 2 유전막으로 구성되는 제 1 전극 구조체를 형성하는 단계;와, 상기 제 1 전극 구조체 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 제 1 전극 구조체를 포함한 기판 전면 상에 제 2 금속층 및 장벽금속층을 적층한 다음, 선택적으로 패터닝하여 제 2 금속층 및 장벽금속층으로 구성되는 제 2 전극 구조체를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 절연막으로 형성할 수 있다.
바람직하게는, 상기 제 1 및 제 2 유전막은 200∼1000Å의 두께로 형성할 수 있다.
본 발명의 특징에 따르면, 반도체 기판 상에 제 1 유전막/제 1 금속층/제 2 유전막으로 구성되는 제 1 전극 구조체를 형성하고, 상기 제 1 전극 구조체를 포함한 기판 상에 제 2 금속층/제 2 장벽금속층으로 구성되는 제 2 전극 구조체를 형성하며, 상기 제 1 전극 구조체 좌우의 측벽에 절연막 재질의 스페이서를 형성함에 따라 상기 제 1 금속층과 제 2 금속층 사이에 제 2 유전막에 더해 스페이서가 형성되어 있어 상기 절연막 재질의 스페이서가 또 다른 유전막의 역할을 수행하게 된다. 이에 따라, 스페이서의 면적 만큼 정전 용량의 유효 면적이 증가하게 되어 캐패시터의 정전 용량을 극대화할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조 단면도이고, 도 3a 내지 3e는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2에 도시한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터는 크게 제 1 전극 구조체(321)와 제 2 전극 구조체(322)로 구성된다. 상기 제 1 전극 구조체(321)는 제 1 층간절연막(302) 및 제 1 장벽금속층(303)이 순차적으로 적층되어 있는 반도체 기판의 액티브 영역에 형성되는데, 상기 제 1 전극 구조체(321)는 제 1 유전막(304), 제 1 금속층(305) 및 제 2 유전막(306)이 순차적으로 적층되어 있으며, 상기 제 1 전극 구조체(321)의 좌우 측벽에는 절연막 재질의 스페이서(307)가 형성되어 있다. 상기 제 2 전극 구조체(322)는 제 2 금속층(308)과 제 2 장벽금속층(309)으로 구성되어, 상기 제 1 전극 구조체(321)를 포함한 기판(301) 상에 형성된다. 즉, 상기 제 2 전극 구조체(322)가 상기 제 1 전극 구조체(321)를 감싸도록 형성되어 있다.
본 발명의 반도체 소자의 캐패시터는 상기 제 2 전극 구조체(322)가 상기 제 1 전극 구조체(321)를 감싸는 형태로 형성됨을 특징으로 한다. 제 1 금속층(305)과 제 2 금속층(308) 사이에 제 2 유전막(306)에 더해 스페이서(307)가 형성되어 있어 상기 절연막 재질의 스페이서(307)가 또 다른 유전막의 역할을 수행하게 된다. 이에 따라, 스페이서(307)의 면적 만큼 정전 용량의 유효 면적이 증가하게 되어 캐패시터의 정전 용량을 극대화할 수 있다.
이와 같은 구성을 갖는 본 발명의 반도체 소자의 캐패시터의 제조방법을 설명하면 다음과 같다.
먼저, 도 3a에 도시한 바와 같이 반도체 기판(301) 상에 제 1 층간절연막(302)을 적층한다. 상기 제 1 층간절연막(302)은 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), O3-TEOS, d-TEOS 등과 같은 TEOS 계열의 산화막 또는 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD)을 이용하여 적층하는 FSG(Fluorine Silicate Glass), USG(Undoped Silicate Glass) 또는 SiH4 막 또는 BPSG를 사용하여 형성할 수 있다. 도면에 도시하지 않았지만, 상기 층간절연막 하부의 액티브 영역에는 모스 트랜지스터 등의 소자가 형성되어 있다.
이어, 상기 제 1 층간절연막(302) 상에 제 1 장벽금속층(303)을 적층한다. 상기 제 1 장벽금속층(303)은 Ti의 단일층 또는 Ti/TiN의 이중층으로 형성할 수 있다. Ti/TiN의 이중층으로 형성하는 경우, 이온 금속 플라즈마(Ionized Metal Plasma, 이하 IMP로 칭함) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법에 의한 Ti층 증착과 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition, 이하 MOCVD라 칭함) 방법에 의한 TiN 증착을 순차적으로 수행한다.
그런 다음, 상기 제 1 장벽금속층(303) 상에 제 1 유전막(304), 제 1 금속층(305) 및 제 2 유전막(306)을 순차적으로 형성한다. 여기서, 제 1 및 제 2 유전막(304, 306)은 유전율이 높은 재료로 사용할 수 있으며, 일 예로 질화막을 사용하여 200∼1000Å의 두께로 형성할 수 있다. 또한, 상기 제 1 금속층(305)은 알루미늄-구리(Al-Cu)층이 바람직하며, 상기 알루미늄-구리(Al-Cu)층 이외에 후속의 공정으로 형성되는 유전막(307)과 반응성이 약하고 일함수가 높은 백금(Pt), 루테 늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 등과 같은 금속이 사용될 수 있다.
이와 같은 상태에서, 도 3b에 도시한 바와 같이 포토리소그래피 공정 및 식각 공정을 이용하여 상기 제 2 유전막(306), 제 1 금속층(305) 및 제 1 유전막(304)을 선택적으로 패터닝하여 제 1 및 제 2 전극으로 구성되는 캐패시터의 제 1 전극 구조체(321)를 완성한다. 이어, 상기 제 2 유전막(306)을 포함한 기판(301) 전면 상에 절연막을 적층한다. 여기서, 상기 절연막은 산화막 또는 질화막으로 형성하거나 산화막/질화막의 이중층으로 형성할 수 있다.
그런 다음, 에치백 공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정을 이용하여 상기 제 2 유전막(306)의 표면 및 상기 제 1 장벽금속층(303)이 노출될 때까지 상기 절연막을 건식 식각한다. 이에 따라, 상기 제 1 전극 구조체(321) 좌우에만 절연막이 남아 스페이서(307)가 완성된다.
이와 같은 상태에서, 도 3c에 도시한 바와 같이 상기 제 1 전극 구조체(321)를 포함한 기판(301) 전면 상에 제 2 금속층(308) 및 제 2 장벽금속층(309)을 순차적으로 적층한다. 여기서, 상기 제 2 장벽금속층(309)은 상기 제 1 장벽금속층(303)과 마찬가지로 Ti의 단일층 또는 Ti/TiN의 이중층 구조로 형성할 수 있으며, 상기 제 2 금속층(308) 또한 제 1 금속층(305)과 같이 알루미늄-구리(Al-Cu)층 또는 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 등 중 어느 한 물질로 형성할 수 있다.
그런 다음, 도 3d에 도시한 바와 같이 상기 제 2 장벽금속층(309) 및 제 2 금속층(308)을 포토리소그래피 공정 및 식각 공정을 이용하여 선택적으로 패터닝한다. 이에 따라, 제 2 장벽금속층(309)과 제 2 금속층(308)으로 구성되는 제 2 전극 구조체(322)가 완성된다. 또한, 이와 동시에 상기 제 1 장벽금속층(303) 상에 금속 배선이 형성된다. 이 때, 상기 제 2 전극 구조체(322) 형성시 상기 제 1 전극 구조체(321)의 일부 영역 정확히는 상기 제 1 전극 구조체(321)의 제 2 유전막(306)이 노출되도록 한다. 그 이유는 후속의 콘택홀 형성 공정시 상기 제 1 전극 구조체(321)의 제 1 금속층(305)을 용이하게 노출시키기 위함이다.
이와 같이 상기 제 2 전극 구조체(322) 및 금속 배선이 형성된 상태에서, 도 3e에 도시한 바와 같이 제 2 전극 구조체(322)를 포함한 기판(301) 전면 상에 제 2 층간절연막(310)을 적층한다. 상기 제 2 층간절연막(310)은 제 1 층간절연막(302)에 사용 가능한 물질 중 어느 한 물질로 형성할 수 있다. 그런 다음, 상기 제 2 층간절연막(310)의 소정 부위를 선택적으로 식각, 제거하여 상기 제 1 전극 구조체(321)의 제 1 금속층(305) 및 상기 제 2 장벽금속층(309)을 노출시키는 복수개의 비아홀(311)을 형성한다. 이후, 도면에 도시하지 않았지만 상기 비아홀을 충분히 매립하도록 소정의 금속층을 상기 제 2 층간절연막 상에 적층한 다음, 화학기계적연마 공정 등을 통하여 상기 금속층을 평탄화시켜 상기 비아홀 내에 콘택 플러그를 형성하면 본 발명에 따른 반도체 소자의 캐패시터 제조 공정은 완료된다.
본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법은 다음과 같은 효과 가 있다.
반도체 기판 상에 제 1 유전막/제 1 금속층/제 2 유전막으로 구성되는 제 1 전극 구조체를 형성하고, 상기 제 1 전극 구조체를 포함한 기판 상에 제 2 금속층/제 2 장벽금속층으로 구성되는 제 2 전극 구조체를 형성하며, 상기 제 1 전극 구조체 좌우의 측벽에 절연막 재질의 스페이서를 형성함에 따라 상기 제 1 금속층과 제 2 금속층 사이에 제 2 유전막에 더해 스페이서가 형성되어 있어 상기 절연막 재질의 스페이서가 또 다른 유전막의 역할을 수행하게 된다. 이에 따라, 스페이서의 면적 만큼 정전 용량의 유효 면적이 증가하게 되어 캐패시터의 정전 용량을 극대화할 수 있다.

Claims (7)

  1. 반도체 기판 상에 형성된 제 1 층간 절연막 및 제 1 장벽금속층;
    상기 제 1 장벽 금속층상에 형성된 제 1 전극 구조체;
    상기 제 1 전극 구조체의 측벽에 형성된 절연막 스페이서; 및
    상기 제 1 전극 구조체를 포함한 기판상에 형성된 제 2 전극 구조체를 포함하며,
    상기 제 1 전극 구조체는 제 1 유전막, 제 1 금속층 및 제 2 유전막이 순차적으로 적층된 구조이며,
    상기 제 2 전극 구조체는 제 2 금속층 및 제 2 장벽금속층이 순차적으로 적층된 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 제 1 및 제 2 유전막은 200∼1000Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터.
  5. 반도체 기판 상에 제 1 층간절연막, 제 1 장벽금속층, 제 1 유전막, 제 1 금속층 및 제 2 유전막이 순차적으로 적층한 다음, 선택적으로 패터닝하여 제 1 유전막, 제 1 금속층 및 제 2 유전막으로 구성되는 제 1 전극 구조체를 형성하는 단계;
    상기 제 1 전극 구조체 좌우의 측벽에 스페이서를 형성하는 단계; 및
    상기 제 1 전극 구조체를 포함한 기판 전면 상에 제 2 금속층 및 제 2 장벽 금속층을 적층한 다음, 선택적으로 패터닝하여 제 2 금속층 및 제 2 장벽금속층으로 구성되는 제 2 전극 구조체를 형성하는 단계
    를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 5 항에 있어서, 상기 스페이서는 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 5 항에 있어서, 상기 제 1 및 제 2 유전막은 200∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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