JPH06132482A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06132482A JPH06132482A JP4279646A JP27964692A JPH06132482A JP H06132482 A JPH06132482 A JP H06132482A JP 4279646 A JP4279646 A JP 4279646A JP 27964692 A JP27964692 A JP 27964692A JP H06132482 A JPH06132482 A JP H06132482A
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- JP
- Japan
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- lower electrode
- ferroelectric
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- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 加工が容易で、低リーク特性を有する強誘電
体キャパシタを形成する。 【構成】 強誘電体を用いたキャパシタを有する半導体
装置において、下部電極材料と強誘電体膜を堆積して、
フォトエッチ技術により、前記２層膜を同時に加工し
て、下部電極１０９、強誘電体膜１１０を形成した後、
絶縁膜を堆積し、全面エッチバックを行い、サイドウォ
ール１１１を形成し、さらに、上部電極材料を堆積し
て、フォトエッチ技術により、加工を行い上部電極１１
２を形成してなるキャパシタによる。
体キャパシタを形成する。 【構成】 強誘電体を用いたキャパシタを有する半導体
装置において、下部電極材料と強誘電体膜を堆積して、
フォトエッチ技術により、前記２層膜を同時に加工し
て、下部電極１０９、強誘電体膜１１０を形成した後、
絶縁膜を堆積し、全面エッチバックを行い、サイドウォ
ール１１１を形成し、さらに、上部電極材料を堆積し
て、フォトエッチ技術により、加工を行い上部電極１１
２を形成してなるキャパシタによる。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体膜をキャパシ
タの絶縁膜として用いる半導体記憶装置に関するもので
ある。
タの絶縁膜として用いる半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】従来、ＩＥＥＥ ＩＳＳＣＣ８９ Ｐ２
４２ に開示されている強誘電体膜を用いた半導体記憶
装置の断面構造を図８に示す。本構造では、下部電極８
０９が各メモリセル間で共通のドライブラインとなって
おり、前記下部電極を覆って強誘電体膜８１０が堆積さ
れ、該強誘電体膜の上方に、上部電極８１２が形成さ
れ、平坦な領域上にキャパシタを形成し、さらに、前記
上部電極とセルトランジスタ８０５のソースドレイン領
域８０４ｂを接続する局所配線８１７により構成されて
いる。本構造では、局所配線が平面的に配置されている
ため、セル縮小には適していなかった。なお、同図にお
いて、８０１は、シリコン基板、８０２は素子分離用フ
ィールド酸化膜、８０４ａはソースドレイン領域、８０
６及び８１３は絶縁膜を示している。
４２ に開示されている強誘電体膜を用いた半導体記憶
装置の断面構造を図８に示す。本構造では、下部電極８
０９が各メモリセル間で共通のドライブラインとなって
おり、前記下部電極を覆って強誘電体膜８１０が堆積さ
れ、該強誘電体膜の上方に、上部電極８１２が形成さ
れ、平坦な領域上にキャパシタを形成し、さらに、前記
上部電極とセルトランジスタ８０５のソースドレイン領
域８０４ｂを接続する局所配線８１７により構成されて
いる。本構造では、局所配線が平面的に配置されている
ため、セル縮小には適していなかった。なお、同図にお
いて、８０１は、シリコン基板、８０２は素子分離用フ
ィールド酸化膜、８０４ａはソースドレイン領域、８０
６及び８１３は絶縁膜を示している。
【０００３】一方、特開平４−８２２６５に開示されて
いるように、上記局所配線を用いずに、強誘電体膜を用
いた半導体記憶装置の断面構造を図９に示す。本構造で
は下部電極９０９、及び強誘電体膜９１０が同時に加工
され、セルトランジスタ９０５のソースドレイン領域９
０４ｂと下部電極９０９が直接接続され、上部に絶縁膜
９１３が堆積され、該絶縁膜に穴あけを行って、上部電
極９１２が形成され、平坦でない領域上にキャパシタを
形成して構成されている。なお、同図において、９０１
はシリコン基板、９０２は素子分離用フィールド酸化
膜、９０４ａはソースドレイン領域、９０６は絶縁膜を
示している。
いるように、上記局所配線を用いずに、強誘電体膜を用
いた半導体記憶装置の断面構造を図９に示す。本構造で
は下部電極９０９、及び強誘電体膜９１０が同時に加工
され、セルトランジスタ９０５のソースドレイン領域９
０４ｂと下部電極９０９が直接接続され、上部に絶縁膜
９１３が堆積され、該絶縁膜に穴あけを行って、上部電
極９１２が形成され、平坦でない領域上にキャパシタを
形成して構成されている。なお、同図において、９０１
はシリコン基板、９０２は素子分離用フィールド酸化
膜、９０４ａはソースドレイン領域、９０６は絶縁膜を
示している。
【０００４】次に、上記２つの従来技術のもつ問題点を
共に解決した半導体記憶装置の断面構造を図６に示す。
図６の半導体記憶装置は、以下の方法により作製され
る。Ｐ型シリコン基板６０１上に素子分離用フィールド
酸化膜６０２を形成し、ゲート酸化後、ゲート電極６０
３、絶縁膜を堆積し、フォトエッチ技術によりゲート電
極のパターニングを行い、イオン注入等によりＮ型のソ
ースドレイン領域６０４ａ、６０４ｂを形成し、さら
に、絶縁膜を堆積して、ＲＩＥ法によりエッチバックを
行い、セルトランジスタ６０５が形成される。続いて、
絶縁膜６０６を堆積し、フォトエッチ技術により、コン
タクト６０７を開口し、Ｎ型ポリシリコンを該コンタク
トにプラグ６０８として形成する。次に、下部電極材料
及び強誘電体材料を堆積して、フォトエッチ技術によ
り、同時に加工して、下部電極６０９、強誘電体膜６１
０を形成する。続いて、上部電極材料を堆積してフォト
エッチ技術により上部電極６１２を形成して、下部電極
６０９、強誘電体膜６１０、上部電極６１２より構成さ
れるキャパシタが形成される。さらに、絶縁膜６１３を
堆積後、フォトエッチ技術よりコンタクト孔６１４を形
成し、配線材料を堆積しフォトエッチ技術により、配線
６１５を形成し、保護膜６１６を堆積して、半導体記憶
装置は作製される。
共に解決した半導体記憶装置の断面構造を図６に示す。
図６の半導体記憶装置は、以下の方法により作製され
る。Ｐ型シリコン基板６０１上に素子分離用フィールド
酸化膜６０２を形成し、ゲート酸化後、ゲート電極６０
３、絶縁膜を堆積し、フォトエッチ技術によりゲート電
極のパターニングを行い、イオン注入等によりＮ型のソ
ースドレイン領域６０４ａ、６０４ｂを形成し、さら
に、絶縁膜を堆積して、ＲＩＥ法によりエッチバックを
行い、セルトランジスタ６０５が形成される。続いて、
絶縁膜６０６を堆積し、フォトエッチ技術により、コン
タクト６０７を開口し、Ｎ型ポリシリコンを該コンタク
トにプラグ６０８として形成する。次に、下部電極材料
及び強誘電体材料を堆積して、フォトエッチ技術によ
り、同時に加工して、下部電極６０９、強誘電体膜６１
０を形成する。続いて、上部電極材料を堆積してフォト
エッチ技術により上部電極６１２を形成して、下部電極
６０９、強誘電体膜６１０、上部電極６１２より構成さ
れるキャパシタが形成される。さらに、絶縁膜６１３を
堆積後、フォトエッチ技術よりコンタクト孔６１４を形
成し、配線材料を堆積しフォトエッチ技術により、配線
６１５を形成し、保護膜６１６を堆積して、半導体記憶
装置は作製される。
【０００５】しかし、従来、上部電極６１２は、強誘電
体膜６１０を完全に覆わずに、合わせ余裕を考慮したマ
ージンＡをとっていた。合わせ余裕を充分考慮しない場
合、あるいは、上部電極加工時の段差部でのエッチング
残りが発生した場合、強誘電体膜６１０のエッジ部Ｂに
て、電界集中の発生や、電界強度の不均一により、リー
ク電流が増加したり、最悪の場合、上部電極６１２と下
部電極６０９が、Ｃ点にてショートするといった問題点
があった。
体膜６１０を完全に覆わずに、合わせ余裕を考慮したマ
ージンＡをとっていた。合わせ余裕を充分考慮しない場
合、あるいは、上部電極加工時の段差部でのエッチング
残りが発生した場合、強誘電体膜６１０のエッジ部Ｂに
て、電界集中の発生や、電界強度の不均一により、リー
ク電流が増加したり、最悪の場合、上部電極６１２と下
部電極６０９が、Ｃ点にてショートするといった問題点
があった。
【０００６】そこで、上記問題点を改良するために、作
製された半導体記憶装置の断面構造を図７に示す。図７
の半導体記憶装置は、図６の半導体記憶装置の作製方法
と同様な方法で作製されるが、キャパシタ形成工程が異
なる。すなわち、下部電極材料を堆積して、フォトエッ
チ技術により下部電極７０９を形成し、次に強誘電体材
料を堆積後、合わせマージンを考慮した下部電極７０９
よりも大きなマスクにより、フォトエッチを行い、下部
電極７０９を覆うように強誘電体膜７１０を形成し、続
いて、上部電極材料を堆積して、フォトエッチ技術によ
り上部電極７１２を形成して、下部電極７０９、強誘電
体膜７１０、上部電極７１２より構成されるキャパシタ
が形成される。なお、同図において、７０１はＰ型シリ
コン基板、７０２は素子分離用フィールド酸化膜、７０
３はゲート電極、７０４ａ，７０４ｂはＮ型のソースド
レイン領域、７０６，７１３，７１６は絶縁膜、７０
７，７１４はコンタクト孔、７０８はＮ型のプラグ、７
１５は配線を示している。
製された半導体記憶装置の断面構造を図７に示す。図７
の半導体記憶装置は、図６の半導体記憶装置の作製方法
と同様な方法で作製されるが、キャパシタ形成工程が異
なる。すなわち、下部電極材料を堆積して、フォトエッ
チ技術により下部電極７０９を形成し、次に強誘電体材
料を堆積後、合わせマージンを考慮した下部電極７０９
よりも大きなマスクにより、フォトエッチを行い、下部
電極７０９を覆うように強誘電体膜７１０を形成し、続
いて、上部電極材料を堆積して、フォトエッチ技術によ
り上部電極７１２を形成して、下部電極７０９、強誘電
体膜７１０、上部電極７１２より構成されるキャパシタ
が形成される。なお、同図において、７０１はＰ型シリ
コン基板、７０２は素子分離用フィールド酸化膜、７０
３はゲート電極、７０４ａ，７０４ｂはＮ型のソースド
レイン領域、７０６，７１３，７１６は絶縁膜、７０
７，７１４はコンタクト孔、７０８はＮ型のプラグ、７
１５は配線を示している。
【０００７】しかし、図７で示される半導体装置におい
ても、強誘電体膜７１０のエッジ部Ｄにて、電界集中の
発生や電界強度の不均一により、リーク電流が増加した
り、あるいは、下部電極７０９のエッジ部に成膜された
強誘電体膜７１０が、薄くなったりして、リーク電流が
増加したりした。また、層間絶縁膜７０６と強誘電体膜
７１０の界面Ｅでは、強誘電体膜の結晶性が悪く、グレ
インが成長し易く、界面に印加される電界のため、グレ
インを伝わってのリーク電流が増大したりした。
ても、強誘電体膜７１０のエッジ部Ｄにて、電界集中の
発生や電界強度の不均一により、リーク電流が増加した
り、あるいは、下部電極７０９のエッジ部に成膜された
強誘電体膜７１０が、薄くなったりして、リーク電流が
増加したりした。また、層間絶縁膜７０６と強誘電体膜
７１０の界面Ｅでは、強誘電体膜の結晶性が悪く、グレ
インが成長し易く、界面に印加される電界のため、グレ
インを伝わってのリーク電流が増大したりした。
【０００８】
【発明が解決しようとする課題】以上、詳述したよう
に、上部電極と強誘電体膜との間にマージンを考慮した
場合には、マージン分だけキャパシタ面積が小さくなり
キャパシタ容量の低下、あるいは、段差部でのエッチン
グ残り、あるいは、リーク電流の増大といった問題があ
った。
に、上部電極と強誘電体膜との間にマージンを考慮した
場合には、マージン分だけキャパシタ面積が小さくなり
キャパシタ容量の低下、あるいは、段差部でのエッチン
グ残り、あるいは、リーク電流の増大といった問題があ
った。
【０００９】一方、下部電極を強誘電体膜で完全に覆う
場合でも、リーク電流の増大といった問題があった。
場合でも、リーク電流の増大といった問題があった。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、上部電極及び下部電極間に介在する絶縁膜が強誘電
体膜から成る容量素子を有する半導体記憶装置におい
て、上記容量素子を形成する上記下部電極または／及び
上記強誘電体膜の側部に、絶縁材料から成るサイドウォ
ールを設けることを特徴とする半導体記憶装置によるも
のである。
め、上部電極及び下部電極間に介在する絶縁膜が強誘電
体膜から成る容量素子を有する半導体記憶装置におい
て、上記容量素子を形成する上記下部電極または／及び
上記強誘電体膜の側部に、絶縁材料から成るサイドウォ
ールを設けることを特徴とする半導体記憶装置によるも
のである。
【００１１】
【作用】本発明によれば、下部電極エッジ部での、強誘
電体膜の薄膜化やグレインの異常成長や電界集中、ある
いは、強誘電体膜エッジ部での、強誘電体膜のグレイン
の異常成長や電界集中といった問題点を除去し、上下電
極間のリーク電流の増大を抑止したり、下部電極の面積
一杯にまで、キャパシタ容量を確保することができる。
さらに、上部電極の加工が容易になるばかりでなく、セ
ル面積の縮小も可能となる。
電体膜の薄膜化やグレインの異常成長や電界集中、ある
いは、強誘電体膜エッジ部での、強誘電体膜のグレイン
の異常成長や電界集中といった問題点を除去し、上下電
極間のリーク電流の増大を抑止したり、下部電極の面積
一杯にまで、キャパシタ容量を確保することができる。
さらに、上部電極の加工が容易になるばかりでなく、セ
ル面積の縮小も可能となる。
【００１２】
【実施例】以下、本発明の実施例を図１から図５に基づ
いて、説明する。
いて、説明する。
【００１３】図１は、第１の実施例の断面図を示す。本
実施例の半導体記憶装置は、以下の方法により作製され
る。Ｐ型シリコン基板１０１上に素子分離用フィールド
酸化膜１０２を形成し、ゲート酸化後、ゲート電極１０
３、絶縁膜を堆積し、フォトエッチ技術によりゲート電
極のパターニングを行い、イオン注入等によりＮ型のソ
ースドレイン領域１０４ａ，１０４ｂを形成し、さら
に、絶縁膜を堆積して、ＲＩＥ法によりエッチバックを
行い、セルトランジスタ１０５が形成される。続いて、
絶縁膜１０６を堆積し、フォトエッチ技術により、コン
タクト孔１０７を開口し、Ｎ型ポリシリコンを堆積して
埋め込み、エッチバックを行い、該コンタクト孔にプラ
グ１０８を形成する。
実施例の半導体記憶装置は、以下の方法により作製され
る。Ｐ型シリコン基板１０１上に素子分離用フィールド
酸化膜１０２を形成し、ゲート酸化後、ゲート電極１０
３、絶縁膜を堆積し、フォトエッチ技術によりゲート電
極のパターニングを行い、イオン注入等によりＮ型のソ
ースドレイン領域１０４ａ，１０４ｂを形成し、さら
に、絶縁膜を堆積して、ＲＩＥ法によりエッチバックを
行い、セルトランジスタ１０５が形成される。続いて、
絶縁膜１０６を堆積し、フォトエッチ技術により、コン
タクト孔１０７を開口し、Ｎ型ポリシリコンを堆積して
埋め込み、エッチバックを行い、該コンタクト孔にプラ
グ１０８を形成する。
【００１４】次に、下部電極材料としてＰｔ／Ｔｉ（上
層／下層）を膜厚１５００Å／３００Åで堆積した後、
強誘電体膜としてＰＺＴをスパッタ法により、膜厚３０
００Åで堆積し、所定のマスクによるフォト、及び、Ｒ
ＩＥ、イオンミリング等のドライエッチ技術により、上
記強誘電体膜ＰＺＴ及び、下部電極材料Ｐｔ／Ｔｉを同
時に加工して、下部電極１０９、強誘電体膜１１０を形
成する。続いて、ＣＶＤ法によりＳｉＯ2膜を膜厚３３
００Åで堆積後、ＲＩＥ法によりエッチバックを行い、
下部電極１０９、強誘電体膜１１０の側部にサイドウォ
ール１１１を形成する。続いて、上部電極材料としてＰ
ｔを膜厚１５００Åで堆積して、フォトエッチ技術によ
り上部電極１１２を形成して、下部電極１０９、強誘電
体膜１１０，絶縁材料よりなるサイドウォール１１１、
上部電極１１２より構成されるキャパシタが形成され
る。
層／下層）を膜厚１５００Å／３００Åで堆積した後、
強誘電体膜としてＰＺＴをスパッタ法により、膜厚３０
００Åで堆積し、所定のマスクによるフォト、及び、Ｒ
ＩＥ、イオンミリング等のドライエッチ技術により、上
記強誘電体膜ＰＺＴ及び、下部電極材料Ｐｔ／Ｔｉを同
時に加工して、下部電極１０９、強誘電体膜１１０を形
成する。続いて、ＣＶＤ法によりＳｉＯ2膜を膜厚３３
００Åで堆積後、ＲＩＥ法によりエッチバックを行い、
下部電極１０９、強誘電体膜１１０の側部にサイドウォ
ール１１１を形成する。続いて、上部電極材料としてＰ
ｔを膜厚１５００Åで堆積して、フォトエッチ技術によ
り上部電極１１２を形成して、下部電極１０９、強誘電
体膜１１０，絶縁材料よりなるサイドウォール１１１、
上部電極１１２より構成されるキャパシタが形成され
る。
【００１５】次に、絶縁膜１１３を堆積後、ソースドレ
イン領域１０４ａ上に、フォトエッチ技術により、コン
タクト孔１１４を開口し、アルミ等の配線材料を堆積
し、フォトエッチ技術により、配線１１５を形成し、最
後に、ＳｉＯ2やＳｉＮ等の絶縁膜１１６を堆積して、
本実施例の半導体装置は、作製される。
イン領域１０４ａ上に、フォトエッチ技術により、コン
タクト孔１１４を開口し、アルミ等の配線材料を堆積
し、フォトエッチ技術により、配線１１５を形成し、最
後に、ＳｉＯ2やＳｉＮ等の絶縁膜１１６を堆積して、
本実施例の半導体装置は、作製される。
【００１６】第１の実施例において、キャパシタとセル
トランジスタの間に、配線を形成した第２の実施例の断
面図を図２に示す。本実施例の半導体記憶装置は、以下
の方法により作製される。第１の実施例と同様にして、
Ｐ型シリコン基板２０１に、素子分離用フィールド酸化
膜２０２、ゲート電極２０３とソースドレイン領域２０
４ａ，２０４ｂを具備したセルトランジスタ２０５が、
形成される。続いて、絶縁膜（図示せず）堆積後、ソー
スドレイン領域２０４ａ上に、フォトエッチ技術によ
り、コンタクト孔２１４を開口し、シリサイド等の配線
材料を堆積し、フォトエッチ技術により、配線２１５を
形成する。続いて、第１の実施例と同様にして、絶縁膜
２０６、コンタクト孔２０７、プラグ２０８が形成さ
れ、下部電極２０９、強誘電体膜２１０、絶縁材料より
なるサイドウォール２１１、上部電極２１２より構成さ
れるキャパシタ、絶縁膜２１３が形成される。
トランジスタの間に、配線を形成した第２の実施例の断
面図を図２に示す。本実施例の半導体記憶装置は、以下
の方法により作製される。第１の実施例と同様にして、
Ｐ型シリコン基板２０１に、素子分離用フィールド酸化
膜２０２、ゲート電極２０３とソースドレイン領域２０
４ａ，２０４ｂを具備したセルトランジスタ２０５が、
形成される。続いて、絶縁膜（図示せず）堆積後、ソー
スドレイン領域２０４ａ上に、フォトエッチ技術によ
り、コンタクト孔２１４を開口し、シリサイド等の配線
材料を堆積し、フォトエッチ技術により、配線２１５を
形成する。続いて、第１の実施例と同様にして、絶縁膜
２０６、コンタクト孔２０７、プラグ２０８が形成さ
れ、下部電極２０９、強誘電体膜２１０、絶縁材料より
なるサイドウォール２１１、上部電極２１２より構成さ
れるキャパシタ、絶縁膜２１３が形成される。
【００１７】第３の実施例の断面図を図３に示す。本実
施例では、第１の実施例と比較して、キャパシタの形成
工程及び、構造が異なる。本実施例の半導体記憶装置
は、以下の方法により作製される。第１の実施例と同様
にして、Ｐ型シリコン基板３０１上に、素子分離用フィ
ールド酸化膜３０２、ゲート電極３０３とソースドレイ
ン領域３０４ａ，３０４ｂを具備したセルトランジスタ
３０５、絶縁膜３０６、コンタクト孔３０７、プラグ３
０８が形成される。続いて、下部電極材料としてＰｔ／
Ｔｉ（上層／下層）を膜厚１５００Å／３００Åで堆積
した後、フォトエッチ技術により、下部電極３０９を形
成し、強誘電体膜としてＰＺＴをスパッタ法により、膜
厚３０００Åで堆積し、下部電極３０９を覆うようなマ
スクによるフォト、及び、ＲＩＥ、イオンミリング等の
ドライエッチ技術により、強誘電体膜を加工して、強誘
電体膜３１０を形成する。続いて、ＣＶＤ法によりＳｉ
Ｏ2膜を膜厚３３００Åで堆積後、ＲＩＥ法によりエッ
チバックを行い、強誘電体膜３１０の側部にサイドウォ
ール３１１を形成する。続いて、上部電極材料としてＰ
ｔを膜厚１５００Åで堆積して、フォトエッチ技術によ
り上部電極３１２を形成して、下部電極３０９、強誘電
体膜３１０、絶縁材料よりなるサイドウォール３１１、
上部電極３１２より構成されるキャパシタが、形成され
る。以下、第１の実施例と同様にして、絶縁膜３１３、
コンタクト孔３１４、配線３１５、絶縁膜３１６が形成
される。
施例では、第１の実施例と比較して、キャパシタの形成
工程及び、構造が異なる。本実施例の半導体記憶装置
は、以下の方法により作製される。第１の実施例と同様
にして、Ｐ型シリコン基板３０１上に、素子分離用フィ
ールド酸化膜３０２、ゲート電極３０３とソースドレイ
ン領域３０４ａ，３０４ｂを具備したセルトランジスタ
３０５、絶縁膜３０６、コンタクト孔３０７、プラグ３
０８が形成される。続いて、下部電極材料としてＰｔ／
Ｔｉ（上層／下層）を膜厚１５００Å／３００Åで堆積
した後、フォトエッチ技術により、下部電極３０９を形
成し、強誘電体膜としてＰＺＴをスパッタ法により、膜
厚３０００Åで堆積し、下部電極３０９を覆うようなマ
スクによるフォト、及び、ＲＩＥ、イオンミリング等の
ドライエッチ技術により、強誘電体膜を加工して、強誘
電体膜３１０を形成する。続いて、ＣＶＤ法によりＳｉ
Ｏ2膜を膜厚３３００Åで堆積後、ＲＩＥ法によりエッ
チバックを行い、強誘電体膜３１０の側部にサイドウォ
ール３１１を形成する。続いて、上部電極材料としてＰ
ｔを膜厚１５００Åで堆積して、フォトエッチ技術によ
り上部電極３１２を形成して、下部電極３０９、強誘電
体膜３１０、絶縁材料よりなるサイドウォール３１１、
上部電極３１２より構成されるキャパシタが、形成され
る。以下、第１の実施例と同様にして、絶縁膜３１３、
コンタクト孔３１４、配線３１５、絶縁膜３１６が形成
される。
【００１８】第３の実施例において、キャパシタとセル
トランジスタの間に配線を形成した第４の実施例の断面
図を図４に示す。本実施例の半導体記憶装置は、以下の
方法により作製される。第１の実施例と同様にして、Ｐ
型シリコン基板４０１上に、素子分離用フィールド酸化
膜４０２、ゲート電極４０３とソースドレイン領域４０
４ａ，４０４ｂを具備したセルトランジスタ４０５が形
成される。続いて絶縁膜（図示せず）を堆積後、ソース
ドレイン領域４０４ａ上に、フォトエッチ技術により、
コンタクト孔４１４を開口し、シリサイド等の配線材料
を堆積し、フォトエッチ技術により、配線４１５を形成
する。続いて、第３の実施例と同様にして、絶縁膜４０
６、コンタクト孔４０７、プラグ４０８が形成され、下
部電極４０９、強誘電体膜４１０、絶縁材料よりなるサ
イドウォール４１１、上部電極４１２より構成されるキ
ャパシタ、絶縁膜４１３が形成される。
トランジスタの間に配線を形成した第４の実施例の断面
図を図４に示す。本実施例の半導体記憶装置は、以下の
方法により作製される。第１の実施例と同様にして、Ｐ
型シリコン基板４０１上に、素子分離用フィールド酸化
膜４０２、ゲート電極４０３とソースドレイン領域４０
４ａ，４０４ｂを具備したセルトランジスタ４０５が形
成される。続いて絶縁膜（図示せず）を堆積後、ソース
ドレイン領域４０４ａ上に、フォトエッチ技術により、
コンタクト孔４１４を開口し、シリサイド等の配線材料
を堆積し、フォトエッチ技術により、配線４１５を形成
する。続いて、第３の実施例と同様にして、絶縁膜４０
６、コンタクト孔４０７、プラグ４０８が形成され、下
部電極４０９、強誘電体膜４１０、絶縁材料よりなるサ
イドウォール４１１、上部電極４１２より構成されるキ
ャパシタ、絶縁膜４１３が形成される。
【００１９】第５の実施例の断面図を図５に示す。本実
施例では、第１の実施例と比較して、キャパシタの形成
工程及び、構造が異なる。本実施例の半導体記憶装置
は、以下の方法により作製される。第１の実施例と同様
にして、Ｐ型シリコン基板５０１上に、素子分離用フィ
ールド酸化膜５０２、ゲート電極５０３とソースドレイ
ン領域５０４ａ，５０４ｂを具備したセルトランジスタ
５０５、絶縁膜５０６、コンタクト孔５０７、プラグ５
０８が形成される。続いて、下部電極材料としてＰｔ／
Ｔｉ（上層／下層）を膜厚３０００Å／３００Åで堆積
した後、フォトエッチ技術により、下部電極５０９を形
成し、ＣＶＤ法によりＳｉＯ2膜を膜厚３３００Åで堆
積後、ＲＩＥ法によりエッチバックを行い、下部電極５
０９の側部にサイドウォール５１１を形成する。続い
て、強誘電体膜としてＰＺＴをスパッタ法により、膜厚
３０００Åで堆積し、下部電極５０９を覆うようなマス
クによるフォト、及び、ＲＩＥ、イオンミリング等のド
ライエッチ技術により、強誘電体膜を加工して、強誘電
体膜５１０を形成する。続いて、上部電極材料としてＰ
ｔを膜厚１５００Å堆積して、フォトエッチ技術により
上部電極５１２を形成して、下部電極５０９、絶縁材料
よりなるサイドウォール５１１、強誘電体膜５１０、上
部電極５１２より構成されるキャパシタが形成される。
以下、第１の実施例と同様にして、絶縁膜５１３、コン
タクト孔５１４、配線５１５、絶縁膜５１６が形成され
る。
施例では、第１の実施例と比較して、キャパシタの形成
工程及び、構造が異なる。本実施例の半導体記憶装置
は、以下の方法により作製される。第１の実施例と同様
にして、Ｐ型シリコン基板５０１上に、素子分離用フィ
ールド酸化膜５０２、ゲート電極５０３とソースドレイ
ン領域５０４ａ，５０４ｂを具備したセルトランジスタ
５０５、絶縁膜５０６、コンタクト孔５０７、プラグ５
０８が形成される。続いて、下部電極材料としてＰｔ／
Ｔｉ（上層／下層）を膜厚３０００Å／３００Åで堆積
した後、フォトエッチ技術により、下部電極５０９を形
成し、ＣＶＤ法によりＳｉＯ2膜を膜厚３３００Åで堆
積後、ＲＩＥ法によりエッチバックを行い、下部電極５
０９の側部にサイドウォール５１１を形成する。続い
て、強誘電体膜としてＰＺＴをスパッタ法により、膜厚
３０００Åで堆積し、下部電極５０９を覆うようなマス
クによるフォト、及び、ＲＩＥ、イオンミリング等のド
ライエッチ技術により、強誘電体膜を加工して、強誘電
体膜５１０を形成する。続いて、上部電極材料としてＰ
ｔを膜厚１５００Å堆積して、フォトエッチ技術により
上部電極５１２を形成して、下部電極５０９、絶縁材料
よりなるサイドウォール５１１、強誘電体膜５１０、上
部電極５１２より構成されるキャパシタが形成される。
以下、第１の実施例と同様にして、絶縁膜５１３、コン
タクト孔５１４、配線５１５、絶縁膜５１６が形成され
る。
【００２０】上記実施例において、下部電極、強誘電体
膜、キャパシタのサイドウォールを形成する絶縁膜、上
部電極それぞれの材料、膜厚については上記のものに限
定されるものではない。すなわち、下部電極、及び、上
部電極の材料として、実施例以外に、強誘電体との整合
性の良い酸化電極であるＲｕＯ2，ＲｅＯ3を用いること
も可能であり、下部電極の膜厚として、１０００Å〜３
５００Å、上部電極の膜厚として５００Å〜２０００Å
が望ましい。強誘電体膜の材料として、実施例以外に、
ＰＬＺＴのように強誘電性を有する材料であればよく、
強誘電体の成膜方法として、実施例以外に、ゾルゲル法
やＣＶＤ法を用いることができ、強誘電体の膜厚とし
て、１０００Å〜５０００Åが望ましい。キャパシタの
サイドウォールを形成する絶縁膜の材料として、ＳｉＯ
2膜以外に窒化膜、あるいは、ＳｉＯ2膜と窒化膜の複合
膜でもよく、リーク特性に優れた材料が望ましく、膜厚
として、下部電極あるいは、強誘電体膜の膜厚分程度で
あればよく、１０００Å〜６０００Åが望ましい。
膜、キャパシタのサイドウォールを形成する絶縁膜、上
部電極それぞれの材料、膜厚については上記のものに限
定されるものではない。すなわち、下部電極、及び、上
部電極の材料として、実施例以外に、強誘電体との整合
性の良い酸化電極であるＲｕＯ2，ＲｅＯ3を用いること
も可能であり、下部電極の膜厚として、１０００Å〜３
５００Å、上部電極の膜厚として５００Å〜２０００Å
が望ましい。強誘電体膜の材料として、実施例以外に、
ＰＬＺＴのように強誘電性を有する材料であればよく、
強誘電体の成膜方法として、実施例以外に、ゾルゲル法
やＣＶＤ法を用いることができ、強誘電体の膜厚とし
て、１０００Å〜５０００Åが望ましい。キャパシタの
サイドウォールを形成する絶縁膜の材料として、ＳｉＯ
2膜以外に窒化膜、あるいは、ＳｉＯ2膜と窒化膜の複合
膜でもよく、リーク特性に優れた材料が望ましく、膜厚
として、下部電極あるいは、強誘電体膜の膜厚分程度で
あればよく、１０００Å〜６０００Åが望ましい。
【００２１】また、サイドウォールを設ける下部電極あ
るいは、強誘電体の形成は、下地絶縁膜に対して垂直形
状が望ましいが、多少の傾斜を有してもサイドウォール
を安定して形成できれば問題ない。サイドウォールを形
成する下地にあたる絶縁膜１０６，２０６，３０６，４
０６，５０６は平坦化された絶縁膜、あるいは、リフロ
ー性のある絶縁膜が望ましい。さらに、本実施例では上
部電極１１２，２１２，３１２，４１２，５１２の加工
は、絶縁膜１０６，２０６，３０６，４０６，５０６上
で、行っているが、強誘電体膜上、あるいは、サイドウ
ォール上で、加工を行ってもよい。
るいは、強誘電体の形成は、下地絶縁膜に対して垂直形
状が望ましいが、多少の傾斜を有してもサイドウォール
を安定して形成できれば問題ない。サイドウォールを形
成する下地にあたる絶縁膜１０６，２０６，３０６，４
０６，５０６は平坦化された絶縁膜、あるいは、リフロ
ー性のある絶縁膜が望ましい。さらに、本実施例では上
部電極１１２，２１２，３１２，４１２，５１２の加工
は、絶縁膜１０６，２０６，３０６，４０６，５０６上
で、行っているが、強誘電体膜上、あるいは、サイドウ
ォール上で、加工を行ってもよい。
【００２２】なお、本発明は、上部電極あるいは、下部
電極のいづれか一方が、各セルの共通電極となっていて
も良く、上記実施例での半導体装置の構造に限定される
ものでない。
電極のいづれか一方が、各セルの共通電極となっていて
も良く、上記実施例での半導体装置の構造に限定される
ものでない。
【００２３】
【発明の効果】以上、詳述したように、本発明によれ
ば、電極間のリーク電流が抑えられ、キャパシタ容量も
確保できるため、高性能で高信頼性の強誘電体キャパシ
タを有する半導体記憶装置が得られるだけでなく、加工
も容易となるため、製造歩留りが向上する。
ば、電極間のリーク電流が抑えられ、キャパシタ容量も
確保できるため、高性能で高信頼性の強誘電体キャパシ
タを有する半導体記憶装置が得られるだけでなく、加工
も容易となるため、製造歩留りが向上する。
【図１】本発明の第１の実施例の構造を示す断面図であ
る。
る。
【図２】本発明の第２の実施例の構造を示す断面図であ
る。
る。
【図３】本発明の第３の実施例の構造を示す断面図であ
る。
る。
【図４】本発明の第４の実施例の構造を示す断面図であ
る。
る。
【図５】本発明の第５の実施例の構造を示す断面図であ
る。
る。
【図６】従来技術による半導体記憶装置の構造を示す断
面図である。
面図である。
【図７】従来の技術による他の半導体記憶装置の構造を
示す断面図である。
示す断面図である。
【図８】従来の技術による更に他の半導体記憶装置の構
造を示す断面図である。
造を示す断面図である。
【図９】従来の技術による更に他の半導体記憶装置の構
造を示す断面図である。
造を示す断面図である。
１０１，２０１，３０１，４０１，５０１ Ｐ型シリ
コン基板 １０２，２０２，３０２，４０２，５０２ 素子分離
用フィールド酸化膜 １０５，２０５，３０５，４０５，５０５ セルトラ
ンジスタ １０６，２０６，３０６，４０６，５０６ 絶縁膜 １０８，２０８，３０８，４０８，５０８ プラグ １０９，２０９，３０９，４０９，５０９ 下部電極 １１０，２１０，３１０，４１０，５１０ 強誘電体
膜 １１１，２１１，３１１，４１１，５１１ サイドウ
ォール １１２，２１２，３１２，４１２，５１２ 上部電極
コン基板 １０２，２０２，３０２，４０２，５０２ 素子分離
用フィールド酸化膜 １０５，２０５，３０５，４０５，５０５ セルトラ
ンジスタ １０６，２０６，３０６，４０６，５０６ 絶縁膜 １０８，２０８，３０８，４０８，５０８ プラグ １０９，２０９，３０９，４０９，５０９ 下部電極 １１０，２１０，３１０，４１０，５１０ 強誘電体
膜 １１１，２１１，３１１，４１１，５１１ サイドウ
ォール １１２，２１２，３１２，４１２，５１２ 上部電極
Claims (1)
- 【請求項１】 上部電極及び下部電極間に介在する絶縁
膜が強誘電体膜から成る容量素子を有する半導体記憶装
置において、 上記容量素子を形成する上記下部電極または／及び上記
強誘電体膜の側部に、絶縁材料から成るサイドウォール
を設けることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27964692A JP3161836B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体記憶装置 |
| US08/111,876 US5371700A (en) | 1992-10-19 | 1993-08-26 | Semiconductor memory device with covered sidewall spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27964692A JP3161836B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132482A true JPH06132482A (ja) | 1994-05-13 |
| JP3161836B2 JP3161836B2 (ja) | 2001-04-25 |
Family
ID=17613886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27964692A Expired - Lifetime JP3161836B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371700A (ja) |
| JP (1) | JP3161836B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07193136A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 記憶素子 |
| WO1997035341A1 (fr) * | 1996-03-15 | 1997-09-25 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur et sa production |
| EP0978881A3 (en) * | 1998-08-07 | 2000-03-29 | Matsushita Electronics Corporation | Ferroelectric capacitor and its manufacturing method |
| US6093575A (en) * | 1996-09-04 | 2000-07-25 | Nippon Steel Corporation | Semiconductor device and production method of a semiconductor device having a capacitor |
| JP2001044378A (ja) * | 1995-06-05 | 2001-02-16 | Sharp Corp | 不揮発性ランダムアクセスメモリ及びその製造方法 |
| US6686621B2 (en) | 2001-07-19 | 2004-02-03 | Renesas Technology Corp. | Semiconductor device |
| KR100609226B1 (ko) * | 2003-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 및 그 제조방법 |
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|---|---|---|---|---|
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
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| US5654222A (en) * | 1995-05-17 | 1997-08-05 | Micron Technology, Inc. | Method for forming a capacitor with electrically interconnected construction |
| JP3113173B2 (ja) * | 1995-06-05 | 2000-11-27 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
| US5585998A (en) * | 1995-12-22 | 1996-12-17 | International Business Machines Corporation | Isolated sidewall capacitor with dual dielectric |
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| TW454330B (en) | 1999-05-26 | 2001-09-11 | Matsushita Electronics Corp | Semiconductor apparatus and its manufacturing method |
| US7060584B1 (en) | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
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| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
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| JPH0482265A (ja) * | 1990-07-24 | 1992-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
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-
1992
- 1992-10-19 JP JP27964692A patent/JP3161836B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-26 US US08/111,876 patent/US5371700A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US5371700A (en) | 1994-12-06 |
| JP3161836B2 (ja) | 2001-04-25 |
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