JP2893892B2 - 半導体記憶回路装置の製造方法 - Google Patents
半導体記憶回路装置の製造方法Info
- Publication number
- JP2893892B2 JP2893892B2 JP2211211A JP21121190A JP2893892B2 JP 2893892 B2 JP2893892 B2 JP 2893892B2 JP 2211211 A JP2211211 A JP 2211211A JP 21121190 A JP21121190 A JP 21121190A JP 2893892 B2 JP2893892 B2 JP 2893892B2
- Authority
- JP
- Japan
- Prior art keywords
- peripheral circuit
- region
- memory cell
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路装置の製造方法に関する。
従来の技術を第３図（Ａ）〜（Ｃ）に従って説明す
る。
る。
従来、例えば浮遊ゲート型紫外線消去書き換え可能な
リードオンリメモリ（以下フローティングゲート型UVPR
OMと称す）のように、メモリセルアレイ部の表面の平坦
性の悪い領域を後の配線形成のために平坦化する方法
は、いくつか提案されている。
リードオンリメモリ（以下フローティングゲート型UVPR
OMと称す）のように、メモリセルアレイ部の表面の平坦
性の悪い領域を後の配線形成のために平坦化する方法
は、いくつか提案されている。
その一例を以下に示す。まず、第３図（Ａ）に示すよ
うに、フローティングゲート14A,14B,14C及びコントロ
ールゲート（制御ゲート）13A,13B,13C及びソース17A,1
7B及びドレイン18を形成したメモリセルアレイ部と、素
子分離膜16を隔ててゲート電極12及びソース19及びドレ
イン20を有する周辺回路部とを形成した後、例えば、数
モル％のボロンとリンを含有したガラス膜（BPSG）をCV
D法で約1.5μｍ成長し、さらに約900℃の高温熱処理を
施し層間絶縁膜15を形成する。
うに、フローティングゲート14A,14B,14C及びコントロ
ールゲート（制御ゲート）13A,13B,13C及びソース17A,1
7B及びドレイン18を形成したメモリセルアレイ部と、素
子分離膜16を隔ててゲート電極12及びソース19及びドレ
イン20を有する周辺回路部とを形成した後、例えば、数
モル％のボロンとリンを含有したガラス膜（BPSG）をCV
D法で約1.5μｍ成長し、さらに約900℃の高温熱処理を
施し層間絶縁膜15を形成する。
その後、第３図（Ｂ）に示すように、反応性イオンエ
ッチング（RIE）のような均一で異方性のエッチングを
施し、層間絶縁間15の表面から所定の膜厚まで薄くする
（エッチバック）ことを実行する。その結果メモリセル
アレイ部は比較的表面が平坦に形成される。
ッチング（RIE）のような均一で異方性のエッチングを
施し、層間絶縁間15の表面から所定の膜厚まで薄くする
（エッチバック）ことを実行する。その結果メモリセル
アレイ部は比較的表面が平坦に形成される。
次に、第３図（Ｃ）に示すように装置全体を覆って第
２層間絶縁膜22を形成し、所定の領域の層間絶縁膜15及
び第２層間絶縁膜22を除去してコンタクトホールを設
け、さらにアルミ配線21A,21B,21Cを形成する。
２層間絶縁膜22を形成し、所定の領域の層間絶縁膜15及
び第２層間絶縁膜22を除去してコンタクトホールを設
け、さらにアルミ配線21A,21B,21Cを形成する。
上述の従来の技術では、層間絶縁膜15を形成した後、
エッチバックを施し薄膜化をする際に、メモリセルアレ
イ部と周辺回路部では、層間絶縁膜の下の素子の構造が
異なるため、CVD法及び高温熱処理を行なった後、メモ
リセルアレイ部では層間絶縁膜が周辺回路部より厚く形
成されるという問題があり、その結果、エッチバック後
に周辺回路部では層間絶縁膜の残膜の制御が困難という
問題点があった。
エッチバックを施し薄膜化をする際に、メモリセルアレ
イ部と周辺回路部では、層間絶縁膜の下の素子の構造が
異なるため、CVD法及び高温熱処理を行なった後、メモ
リセルアレイ部では層間絶縁膜が周辺回路部より厚く形
成されるという問題があり、その結果、エッチバック後
に周辺回路部では層間絶縁膜の残膜の制御が困難という
問題点があった。
特に周辺回路部における層間絶縁膜の膜厚が薄くなる
場合、以下の問題が生じた。まず第１に、周辺回路部の
ゲート電極上に層間絶縁膜を介して形成されるアルミ配
線が、ゲート電極の段部において断線しやすくなった。
第２に、周辺回路部のゲート電極と、その近傍に存在す
るアルミ配線との絶縁性が劣化した。第３に、周辺回路
部における配線の浮遊容量が増大した。
場合、以下の問題が生じた。まず第１に、周辺回路部の
ゲート電極上に層間絶縁膜を介して形成されるアルミ配
線が、ゲート電極の段部において断線しやすくなった。
第２に、周辺回路部のゲート電極と、その近傍に存在す
るアルミ配線との絶縁性が劣化した。第３に、周辺回路
部における配線の浮遊容量が増大した。
本発明の半導体記憶回路装置における層間膜形成の技
術では、まず、メモリセルアレイ部と周辺回路部との境
界にメモリセルと同様の構造をもった境界領域を設け、
その境界領域においてマスクの切り換えを行ないメモリ
セルアレイ部のみエッチバックをするという方法を有し
ている。
術では、まず、メモリセルアレイ部と周辺回路部との境
界にメモリセルと同様の構造をもった境界領域を設け、
その境界領域においてマスクの切り換えを行ないメモリ
セルアレイ部のみエッチバックをするという方法を有し
ている。
次に本発明について図面を参照して説明する。
第１図（Ａ）〜（Ｃ）は本発明の第１の実施例の主要
工程の断面図である。
工程の断面図である。
第１図（Ａ）に示すように、半導体基板11の表面にフ
ローティングゲート14A,14B,14C,14D及びコントロール
ゲート13A,13B,14C,14Dを形成するが、フローティング
ゲート及びコントロールゲートの一部（それぞれフロー
ティングゲート14A,14B及びコントロールゲート13A,13
B）は、ここではメモリセルとしての機能は有さず、具
体的には後に形成するアルミ配線の接続のない境界領域
を形成しているだけである。
ローティングゲート14A,14B,14C,14D及びコントロール
ゲート13A,13B,14C,14Dを形成するが、フローティング
ゲート及びコントロールゲートの一部（それぞれフロー
ティングゲート14A,14B及びコントロールゲート13A,13
B）は、ここではメモリセルとしての機能は有さず、具
体的には後に形成するアルミ配線の接続のない境界領域
を形成しているだけである。
さらに、周辺回路部を素子分離膜16を隔てて形成した
後、例えば数モル％のボロンとリンを含有したガラス膜
（BPSG）をCVD法で約1.5μｍ成長し、さらに約900℃の
高温熱処理でリフローし、層間絶縁膜15を形成する。
後、例えば数モル％のボロンとリンを含有したガラス膜
（BPSG）をCVD法で約1.5μｍ成長し、さらに約900℃の
高温熱処理でリフローし、層間絶縁膜15を形成する。
次に前述した境界領域上に、へりが形成されるように
して周辺回路部を覆うように例えばフォトレジスト膜を
マスク23として形成し、それをマスクにしてメモリセル
アレイ部をエッチバックし、薄膜化する〔第１図
（Ｂ）〕。
して周辺回路部を覆うように例えばフォトレジスト膜を
マスク23として形成し、それをマスクにしてメモリセル
アレイ部をエッチバックし、薄膜化する〔第１図
（Ｂ）〕。
次に、マスク23を除去した後、再度高温熱処理を施
し、前述のマスク23のへりの直下の層間絶縁膜を平坦に
し、アルミ配線の断線に対する防止対策とする。
し、前述のマスク23のへりの直下の層間絶縁膜を平坦に
し、アルミ配線の断線に対する防止対策とする。
次に装置全体を覆って第２層間絶縁膜22を形成し、所
定の領域の層間絶縁膜15及び第２層間絶縁膜22を除去し
てコンタクトホールを設け、さらにアルミ配線21A,21B,
21Cを形成する〔第１図（Ｃ）〕。
定の領域の層間絶縁膜15及び第２層間絶縁膜22を除去し
てコンタクトホールを設け、さらにアルミ配線21A,21B,
21Cを形成する〔第１図（Ｃ）〕。
第２図は、本発明の第２の実施例を示す断面図であ
る。本発明では、境界領域にはメモリセルを配置するの
ではなく、境界領域の全体に渡って単一のフローティン
グゲート14A及びコントロールゲート13Aを形成する。こ
のように、半導体基板に垂直な方向での設計寸法が同一
になるようになっていれば、境界領域にはメモリセルア
レイ部と同一の構造を配置しなくても全く同様の効果は
期待できる。
る。本発明では、境界領域にはメモリセルを配置するの
ではなく、境界領域の全体に渡って単一のフローティン
グゲート14A及びコントロールゲート13Aを形成する。こ
のように、半導体基板に垂直な方向での設計寸法が同一
になるようになっていれば、境界領域にはメモリセルア
レイ部と同一の構造を配置しなくても全く同様の効果は
期待できる。
以上説明したように本発明では、層間絶縁膜の形成に
際し、下地の凹凸の異なるメモリセルアレイ部と周辺回
路部の間に境界領域を設け、その上でマスクを切り換え
ることにより、メモリセルアレイ部のみの層間絶縁膜の
みをエッチバックして平坦化するため、下地の凹凸の少
ない周辺回路部でのエッチバック時の膜厚のバラツキを
無くすことが出来る。
際し、下地の凹凸の異なるメモリセルアレイ部と周辺回
路部の間に境界領域を設け、その上でマスクを切り換え
ることにより、メモリセルアレイ部のみの層間絶縁膜の
みをエッチバックして平坦化するため、下地の凹凸の少
ない周辺回路部でのエッチバック時の膜厚のバラツキを
無くすことが出来る。
その結果、周辺回路部におけるゲート電極段部でのア
ルミ配線の断線の発生が防止され、周辺回路部における
ゲート電極とその周辺のアルミ配線との間の絶縁耐圧の
劣化が抑制され、周辺回路部における配線の浮遊容量の
増大を低減させることが可能となる。
ルミ配線の断線の発生が防止され、周辺回路部における
ゲート電極とその周辺のアルミ配線との間の絶縁耐圧の
劣化が抑制され、周辺回路部における配線の浮遊容量の
増大を低減させることが可能となる。
第１図（Ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための主要工程の断面図、第２図は本発明の第２の実
施例を説明するための断面図、第３図（Ａ）〜（Ｃ）は
従来の半導体記憶回路装置の製造方法を説明するための
主要工程の断面図である。 11……半導体基板、12……周辺回路部ゲート電極、13A,
13B,13C,13D……コントロールゲート、14A,14B,14C,14D
……フローティングゲート、15,22……層間絶縁膜、16
……素子分離膜、17,19……ソース、18,20……ドレイ
ン、21A,21B,21C……アルミ配線、23……（フォトレジ
スト）マスク。
るための主要工程の断面図、第２図は本発明の第２の実
施例を説明するための断面図、第３図（Ａ）〜（Ｃ）は
従来の半導体記憶回路装置の製造方法を説明するための
主要工程の断面図である。 11……半導体基板、12……周辺回路部ゲート電極、13A,
13B,13C,13D……コントロールゲート、14A,14B,14C,14D
……フローティングゲート、15,22……層間絶縁膜、16
……素子分離膜、17,19……ソース、18,20……ドレイ
ン、21A,21B,21C……アルミ配線、23……（フォトレジ
スト）マスク。
Claims (2)
- 【請求項１】半導体基板表面にマトリクス状に配置され
た複数のメモリセルより構成されるメモリセルアレイ領
域，及び前記メモリセルアレイ領域を囲んで複数のトラ
ンジスタより成る周辺回路領域，及び前記メモリセルア
レイ領域と前記周辺回路領域との境界の境界領域とから
構成され、前記境界領域にはメモリセルと同様の断面構
造のダミー素子が配置されたMOS型半導体記憶回路装置
において、 メモリセルアレイ領域，周辺回路領域，及び境界領域の
ゲート電極を形成した後装置全体に層間絶縁膜を形成す
る工程と、前記境界領域上にマスクのへりが形成される
ように前記周辺回路領域を覆うマスクを形成する工程
と、前記メモリセルアレイ領域上の前記層間絶縁膜のみ
を所定の膜厚までエッチングする工程と、前記マスクを
除去した後、高温熱処理を施す工程とを有することを特
徴とする半導体記憶回路装置の製造方法。 - 【請求項２】前記メモリセルが浮遊ゲート型書き換え可
能なリードオンリメモリーのメモリセルであることを特
徴とする請求項１記載の半導体記憶回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211211A JP2893892B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体記憶回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211211A JP2893892B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体記憶回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493071A JPH0493071A (ja) | 1992-03-25 |
| JP2893892B2 true JP2893892B2 (ja) | 1999-05-24 |
Family
ID=16602160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211211A Expired - Fee Related JP2893892B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体記憶回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893892B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412146B1 (ko) * | 1998-06-30 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2002118235A (ja) | 2000-10-10 | 2002-04-19 | Mitsubishi Electric Corp | 半導体装置、半導体製造方法、および半導体製造用マスク |
| US7906418B2 (en) * | 2003-12-03 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having substantially planar contacts and body |
| US9082966B2 (en) * | 2013-09-26 | 2015-07-14 | Micron Technology, Inc. | Methods of forming semiconductor devices and structures with improved planarization, uniformity |
-
1990
- 1990-08-09 JP JP2211211A patent/JP2893892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0493071A (ja) | 1992-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5555452B2 (ja) | 半導体装置及びその製造方法並びにデータ処理システム | |
| US20110260288A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2002158278A (ja) | 半導体装置およびその製造方法ならびに設計方法 | |
| JP2001044391A (ja) | 半導体記憶装置とその製造方法 | |
| JPH09120997A (ja) | 半導体記憶装置とその製造方法 | |
| JP2655124B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP5040222B2 (ja) | 表示装置 | |
| JP2652931B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| JPH07135264A (ja) | 半導体集積回路装置の製造方法 | |
| JP2893892B2 (ja) | 半導体記憶回路装置の製造方法 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH09205154A (ja) | 半導体装置及びその製造方法 | |
| JPS6384149A (ja) | 半導体メモリの製造方法 | |
| JP2550590B2 (ja) | 半導体装置の製造方法 | |
| JP2687894B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH05267683A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JP3432644B2 (ja) | メモリキャパシタおよびメモリキャパシタの形成方法 | |
| JP3326929B2 (ja) | 液晶表示装置の製造方法 | |
| US6716715B2 (en) | Dram bit lines | |
| JP2000101052A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2910369B2 (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JP3047871B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0817224B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2709200B2 (ja) | 半導体装置の製造方法 | |
| JPH0287677A (ja) | 不揮発性ｍｏｓ半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |