JPH07135264A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07135264A JPH07135264A JP5178524A JP17852493A JPH07135264A JP H07135264 A JPH07135264 A JP H07135264A JP 5178524 A JP5178524 A JP 5178524A JP 17852493 A JP17852493 A JP 17852493A JP H07135264 A JPH07135264 A JP H07135264A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 スタックゲート構造の中間絶縁膜をエッチン
グする際に、半導体基板の活性領域の表面へのダメージ
を防止する。 【構成】 半導体基板１の表面を周辺領域Ａとセル領域
Ｂとに分離いた後、周辺領域Ａにはゲート絶縁膜３を介
して第１導体膜４を形成し、セル領域Ｂにはトンネル酸
化膜６を形成し、その上で前面にフローティングゲート
用の第２導体膜７、中間絶縁膜８、コントロールゲート
用の第３導体膜９を順次成長し、マスク１０で第３導体
膜９、中間絶縁膜８、第２導体膜７を順次選択エッチン
グすることで、周辺領域Ａの半導体基板１の表面を第１
導体膜４で保護し、エッチングのダメージを防止する。
グする際に、半導体基板の活性領域の表面へのダメージ
を防止する。 【構成】 半導体基板１の表面を周辺領域Ａとセル領域
Ｂとに分離いた後、周辺領域Ａにはゲート絶縁膜３を介
して第１導体膜４を形成し、セル領域Ｂにはトンネル酸
化膜６を形成し、その上で前面にフローティングゲート
用の第２導体膜７、中間絶縁膜８、コントロールゲート
用の第３導体膜９を順次成長し、マスク１０で第３導体
膜９、中間絶縁膜８、第２導体膜７を順次選択エッチン
グすることで、周辺領域Ａの半導体基板１の表面を第１
導体膜４で保護し、エッチングのダメージを防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特にスタックゲート構造を有する半導体
集積回路装置の製造方法に関する。
造方法に関し、特にスタックゲート構造を有する半導体
集積回路装置の製造方法に関する。
【０００２】
【従来の技術】従来、フローティングゲート上に絶縁膜
（中間絶縁膜と称する）を介してコントロールゲートが
積層されたスタックゲート構造を有するＥＰＲＯＭ（Er
aseable and Programmable Read Only Memory ）の製造
方法として、例えば特開平４−１０６６２号公報に記載
されたものがある。この製造方法は、図３（ａ）に示す
ように、ｐ形シリコン基板１０１の表面にフィールド酸
化膜１０２を形成して周辺領域Ａとセル領域Ｂの各領域
を画成した後、各領域の表面に酸化膜（トンネル酸化
膜）１０３を成長し、かつ全面にフローティングゲート
用の多結晶シリコン膜を成長する。そして、この多結晶
シリコン膜にリンを導入し、かつ選択エッチングしてセ
ル領域Ｂにフローティングゲート１０４を形成する。更
に、トンネル酸化膜１０３のエッチングを行い周辺領域
Ａにおけるシリコン基板１０１を露出させる。この後、
熱酸化を行うと、周辺領域Ａのシリコン基板１０１の表
面にはゲート酸化膜１０６が成長され、セル領域Ｂのフ
ローティングゲート１０４の表面には中間絶縁膜１０５
が成長される。
（中間絶縁膜と称する）を介してコントロールゲートが
積層されたスタックゲート構造を有するＥＰＲＯＭ（Er
aseable and Programmable Read Only Memory ）の製造
方法として、例えば特開平４−１０６６２号公報に記載
されたものがある。この製造方法は、図３（ａ）に示す
ように、ｐ形シリコン基板１０１の表面にフィールド酸
化膜１０２を形成して周辺領域Ａとセル領域Ｂの各領域
を画成した後、各領域の表面に酸化膜（トンネル酸化
膜）１０３を成長し、かつ全面にフローティングゲート
用の多結晶シリコン膜を成長する。そして、この多結晶
シリコン膜にリンを導入し、かつ選択エッチングしてセ
ル領域Ｂにフローティングゲート１０４を形成する。更
に、トンネル酸化膜１０３のエッチングを行い周辺領域
Ａにおけるシリコン基板１０１を露出させる。この後、
熱酸化を行うと、周辺領域Ａのシリコン基板１０１の表
面にはゲート酸化膜１０６が成長され、セル領域Ｂのフ
ローティングゲート１０４の表面には中間絶縁膜１０５
が成長される。
【０００３】次に、図３（ｂ）のように、全面に多結晶
シリコン膜を再度成長し、リンを導入した上で、その上
に保護酸化膜を成長して２層膜を形成し、この２層膜を
周辺領域Ａとセル領域Ｂで各々パターニングしてゲート
電極１０７，第１保護酸化膜１０８及びコントロールゲ
ート１０７ａ，第１保護酸化膜１０８を形成する。この
後、セル領域Ｂにおいて、セルのパターニングのために
レジスト１０９を形成し、コントロールゲート１０７ａ
と第１保護酸化膜１０８を覆う。その後、図３（ｃ）の
ように、中間絶縁膜１０５とフローティングゲート１０
４をレジスト１０９をマスクにしてエッチングし、その
上で熱酸化を行ってゲート電極１０７，コントロールゲ
ート１０７ａ，フローティングゲート１０４の側面に第
２保護酸化膜１１０を形成する。続いて、全面に砒素の
イオン注入を行うと、シリコン基板１０１の表面にｎ型
拡散層１１１が形成される。その後、全面にＢＰＳＧ層
間膜１１２を成長して層間絶縁膜とする。なお、図示し
ないが、前記後ゲート電極１０７、コントロールゲート
１０７ａ、ｎ型拡散層１１１等の上にコンタクトを開口
し、アルミニウム配線を形成することでＥＰＲＯＭが完
成される。
シリコン膜を再度成長し、リンを導入した上で、その上
に保護酸化膜を成長して２層膜を形成し、この２層膜を
周辺領域Ａとセル領域Ｂで各々パターニングしてゲート
電極１０７，第１保護酸化膜１０８及びコントロールゲ
ート１０７ａ，第１保護酸化膜１０８を形成する。この
後、セル領域Ｂにおいて、セルのパターニングのために
レジスト１０９を形成し、コントロールゲート１０７ａ
と第１保護酸化膜１０８を覆う。その後、図３（ｃ）の
ように、中間絶縁膜１０５とフローティングゲート１０
４をレジスト１０９をマスクにしてエッチングし、その
上で熱酸化を行ってゲート電極１０７，コントロールゲ
ート１０７ａ，フローティングゲート１０４の側面に第
２保護酸化膜１１０を形成する。続いて、全面に砒素の
イオン注入を行うと、シリコン基板１０１の表面にｎ型
拡散層１１１が形成される。その後、全面にＢＰＳＧ層
間膜１１２を成長して層間絶縁膜とする。なお、図示し
ないが、前記後ゲート電極１０７、コントロールゲート
１０７ａ、ｎ型拡散層１１１等の上にコンタクトを開口
し、アルミニウム配線を形成することでＥＰＲＯＭが完
成される。
【０００４】ところで、前記した製造方法では、フロー
ティングゲートとコントロールゲートとの間の絶縁膜、
即ち中間絶縁膜１０５は、多結晶シリコンから成るフロ
ーティングゲート１０４を熱酸化することによりその表
面に形成する方法がとられている。しかしながら、この
熱酸化法により形成される中間絶縁膜１０５では、その
膜厚は不純物を含んだ多結晶シリコンを熱酸化するため
に厚くなり、またその制御性も悪いために高集積度のＥ
ＰＲＯＭには好ましくない。そこで、近年では中間絶縁
膜として、ＣＶＤ法により形成したＳｉＮ膜（シリコン
窒化膜）を主体として、これをＳｉＯ膜（シリコン酸化
膜）で挟んだ積層膜（酸化膜／ＳｉＮ膜／酸化膜）等が
用いられつつある。このような積層膜を前記したＥＰＲ
ＯＭの中間絶縁膜として採用する場合、周辺領域Ａでは
このような絶縁膜は不要とされるため、その製造方法と
しては、前面に積層膜を形成した後、セル領域Ｂを覆っ
たレジストを用いて積層膜をエッチングし、周辺領域Ａ
のシリコン基板１０１の表面を露出した後に、この表面
に熱酸化によってゲート酸化膜１０６を形成する方法が
採用されることになる。
ティングゲートとコントロールゲートとの間の絶縁膜、
即ち中間絶縁膜１０５は、多結晶シリコンから成るフロ
ーティングゲート１０４を熱酸化することによりその表
面に形成する方法がとられている。しかしながら、この
熱酸化法により形成される中間絶縁膜１０５では、その
膜厚は不純物を含んだ多結晶シリコンを熱酸化するため
に厚くなり、またその制御性も悪いために高集積度のＥ
ＰＲＯＭには好ましくない。そこで、近年では中間絶縁
膜として、ＣＶＤ法により形成したＳｉＮ膜（シリコン
窒化膜）を主体として、これをＳｉＯ膜（シリコン酸化
膜）で挟んだ積層膜（酸化膜／ＳｉＮ膜／酸化膜）等が
用いられつつある。このような積層膜を前記したＥＰＲ
ＯＭの中間絶縁膜として採用する場合、周辺領域Ａでは
このような絶縁膜は不要とされるため、その製造方法と
しては、前面に積層膜を形成した後、セル領域Ｂを覆っ
たレジストを用いて積層膜をエッチングし、周辺領域Ａ
のシリコン基板１０１の表面を露出した後に、この表面
に熱酸化によってゲート酸化膜１０６を形成する方法が
採用されることになる。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
法を採用すると、積層膜をエッチングする際、特に窒化
膜をエッチングする際に、この窒化膜とその下の酸化膜
との選択比が大きくないと、周辺領域Ａにおいて窒化膜
と同時に酸化膜がエッチングされ、更にシリコン基板１
０１の表面がエッチングされて、周辺領域Ａの表面にダ
メージを与え、その後に形成するｐｎ接合リークの発生
を生じさせるという問題がある。このような問題は、窒
化膜と酸化膜とのエッチングの選択比が大きい場合で
も、下層の酸化膜は数十Å程度と薄いのでエッチングマ
ージンが少なく、同様に周辺領域Ａのシリコン基板の表
面にダメージを与えてしまうことになる。本発明の目的
は、このような中間絶縁膜をエッチングする際に、半導
体基板の活性領域の表面へのダメージを防止することを
可能にした半導体装置の製造方法を提供することにあ
る。
法を採用すると、積層膜をエッチングする際、特に窒化
膜をエッチングする際に、この窒化膜とその下の酸化膜
との選択比が大きくないと、周辺領域Ａにおいて窒化膜
と同時に酸化膜がエッチングされ、更にシリコン基板１
０１の表面がエッチングされて、周辺領域Ａの表面にダ
メージを与え、その後に形成するｐｎ接合リークの発生
を生じさせるという問題がある。このような問題は、窒
化膜と酸化膜とのエッチングの選択比が大きい場合で
も、下層の酸化膜は数十Å程度と薄いのでエッチングマ
ージンが少なく、同様に周辺領域Ａのシリコン基板の表
面にダメージを与えてしまうことになる。本発明の目的
は、このような中間絶縁膜をエッチングする際に、半導
体基板の活性領域の表面へのダメージを防止することを
可能にした半導体装置の製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の製造方法は、半
導体基板の表面をセル領域と周辺領域とに分離する工程
と、周辺領域の表面にゲート絶縁膜を介して第１導体膜
を全面に形成する工程と、セル領域の表面にトンネル酸
化膜を形成する工程と、セル領域と周辺領域にフローテ
ィングゲート用の第２導体膜、中間絶縁膜、コントロー
ルゲート用の第３導体膜を順次成長する工程と、セル領
域にマスクを選択形成し、このマスクを用いて第３導体
膜、中間絶縁膜、第２導体膜を順次選択エッチングする
工程とを含んでセル領域にスタックゲート構造のセルを
形成する。また、この製造方法に加えて、周辺領域にマ
スクを選択形成し、このマスクを用いて第１導体膜を選
択エッチングする工程とを含んで、セル領域のスタック
ゲート構造のセルと共に、周辺領域にゲート素子を形成
する。また、中間絶縁膜は窒化膜を含む多層膜として形
成する。
導体基板の表面をセル領域と周辺領域とに分離する工程
と、周辺領域の表面にゲート絶縁膜を介して第１導体膜
を全面に形成する工程と、セル領域の表面にトンネル酸
化膜を形成する工程と、セル領域と周辺領域にフローテ
ィングゲート用の第２導体膜、中間絶縁膜、コントロー
ルゲート用の第３導体膜を順次成長する工程と、セル領
域にマスクを選択形成し、このマスクを用いて第３導体
膜、中間絶縁膜、第２導体膜を順次選択エッチングする
工程とを含んでセル領域にスタックゲート構造のセルを
形成する。また、この製造方法に加えて、周辺領域にマ
スクを選択形成し、このマスクを用いて第１導体膜を選
択エッチングする工程とを含んで、セル領域のスタック
ゲート構造のセルと共に、周辺領域にゲート素子を形成
する。また、中間絶縁膜は窒化膜を含む多層膜として形
成する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の主要工程を製造工程順
に示す断面図である。先ず、図１（ａ）のように、ｐ型
シリコン基板１の表面に厚さ５０００Åのフィールド酸
化膜２を選択形成して素子分離した後、周辺領域Ａとセ
ル領域Ｂの各シリコン基板１の表面に膜厚１５０Åのゲ
ート酸化膜３を熱酸化法で形成する。次に、全面に３０
００Åの多結晶シリコン膜を成長し、かつこれにリンを
導入した上で選択エッチングし、周辺領域Ａの全体をそ
の多結晶シリコン膜で覆い、セル領域Ｂにエッチング形
成されたゲート電極４を形成する。更に、セル領域Ｂの
ゲート酸化膜３をエッチングしてシリコン基板１の表面
を露呈させた上で熱酸化を行ない、周辺領域Ａではゲー
ト電極４の表面に第１保護酸化膜５を形成し、周辺領域
Ｂではシリコン基板１の表面に膜厚１００Åのトンネル
酸化膜６を形成する。その上で、全面に膜厚１５００Å
の多結晶シリコン膜を成長し、かつリンを導入した上で
これをエッチングし、周辺領域Ａではゲート電極４を全
て覆い、セル領域Ｂではフローティングゲートを形成す
る領域にフローティングゲート７として残す。
る。図１は本発明の第１実施例の主要工程を製造工程順
に示す断面図である。先ず、図１（ａ）のように、ｐ型
シリコン基板１の表面に厚さ５０００Åのフィールド酸
化膜２を選択形成して素子分離した後、周辺領域Ａとセ
ル領域Ｂの各シリコン基板１の表面に膜厚１５０Åのゲ
ート酸化膜３を熱酸化法で形成する。次に、全面に３０
００Åの多結晶シリコン膜を成長し、かつこれにリンを
導入した上で選択エッチングし、周辺領域Ａの全体をそ
の多結晶シリコン膜で覆い、セル領域Ｂにエッチング形
成されたゲート電極４を形成する。更に、セル領域Ｂの
ゲート酸化膜３をエッチングしてシリコン基板１の表面
を露呈させた上で熱酸化を行ない、周辺領域Ａではゲー
ト電極４の表面に第１保護酸化膜５を形成し、周辺領域
Ｂではシリコン基板１の表面に膜厚１００Åのトンネル
酸化膜６を形成する。その上で、全面に膜厚１５００Å
の多結晶シリコン膜を成長し、かつリンを導入した上で
これをエッチングし、周辺領域Ａではゲート電極４を全
て覆い、セル領域Ｂではフローティングゲートを形成す
る領域にフローティングゲート７として残す。
【０００８】次に、図１（ｂ）のように、全面に中間絶
縁膜８と、膜厚２０００Åの多結晶シリコン膜を順次成
長し、この多結晶シリコン膜にリンを導入してコントロ
ールゲート９を形成する。そして、セル領域Ｂのゲート
形成領域にレジスト１０を選択形成し、このレジスト１
０をマスクとしてコントロールゲート９、中間絶縁膜
８、フローティングゲート７を連続エッチングする。こ
のエッチングにより、周辺領域Ａにおいてはレジスト１
０が形成されていないので中間絶縁膜８、多結晶シリコ
ン膜９、及び前記多結晶シリコン膜７が全てエッチング
除去され、第１保護酸化膜５で覆われたゲート電極４が
全面に残される。ここで中間絶縁膜８としてはＣＶＤ法
で例えば酸化膜、窒化膜、酸化膜をそれぞれ８０Å，１
００Å，８０Åの膜厚で順次成長させた酸化膜／窒化膜
／酸化膜構造の積層膜として構成する。
縁膜８と、膜厚２０００Åの多結晶シリコン膜を順次成
長し、この多結晶シリコン膜にリンを導入してコントロ
ールゲート９を形成する。そして、セル領域Ｂのゲート
形成領域にレジスト１０を選択形成し、このレジスト１
０をマスクとしてコントロールゲート９、中間絶縁膜
８、フローティングゲート７を連続エッチングする。こ
のエッチングにより、周辺領域Ａにおいてはレジスト１
０が形成されていないので中間絶縁膜８、多結晶シリコ
ン膜９、及び前記多結晶シリコン膜７が全てエッチング
除去され、第１保護酸化膜５で覆われたゲート電極４が
全面に残される。ここで中間絶縁膜８としてはＣＶＤ法
で例えば酸化膜、窒化膜、酸化膜をそれぞれ８０Å，１
００Å，８０Åの膜厚で順次成長させた酸化膜／窒化膜
／酸化膜構造の積層膜として構成する。
【０００９】次いで、図１（ｃ）のように、レジスト１
０を除去してからセル領域Ｂの全面を覆い、周辺領域Ａ
のゲート電極相当領域を覆うレジスト１１を形成し、こ
れをマスクにして第１保護酸化膜５，ゲート電極４をエ
ッチングし、周辺領域Ａにゲート電極を選択的に形成す
る。その後、図１（ｄ）のように、レジスト１１を除去
し、熱酸化を行ってゲート電極４、フローティングゲー
ト７、及びコントロールゲート９の各表面に第２保護酸
化膜１２を形成する。更に、全面に砒素をイオン注入し
てシリコン基板１の表面にｎ型拡散層１３を形成する。
しかる上で、全面にＢＰＳＧ層間膜１４を成長し、以下
図示しないが、ゲート電極４、コントロールゲート９、
ｎ型拡散層１３等の上にコンタクトを開口し、アルミニ
ウム配線を形成することでＥＰＲＯＭが製造される。
０を除去してからセル領域Ｂの全面を覆い、周辺領域Ａ
のゲート電極相当領域を覆うレジスト１１を形成し、こ
れをマスクにして第１保護酸化膜５，ゲート電極４をエ
ッチングし、周辺領域Ａにゲート電極を選択的に形成す
る。その後、図１（ｄ）のように、レジスト１１を除去
し、熱酸化を行ってゲート電極４、フローティングゲー
ト７、及びコントロールゲート９の各表面に第２保護酸
化膜１２を形成する。更に、全面に砒素をイオン注入し
てシリコン基板１の表面にｎ型拡散層１３を形成する。
しかる上で、全面にＢＰＳＧ層間膜１４を成長し、以下
図示しないが、ゲート電極４、コントロールゲート９、
ｎ型拡散層１３等の上にコンタクトを開口し、アルミニ
ウム配線を形成することでＥＰＲＯＭが製造される。
【００１０】したがって、この製造方法においては、特
に図１（ｂ）に示した、中間絶縁膜８のエッチング時
に、中間絶縁膜８の窒化膜をエッチングを仮にオーバー
エッチングして、窒化膜の下層の酸化膜をエッチングす
るようなことが生じても何ら問題が生じることはない。
即ち、中間絶縁膜８下には、引続きエッチングされるフ
ローティングゲート７が存在しているため、中間絶縁膜
８の下層の酸化膜がエッチングされ、更にその下層のフ
ローティングゲート７がエッチングされても、シリコン
基板１の表面にエッチングの影響が及ぶことはなく、シ
リコン基板１の表面ダメージが防止される。なお、フロ
ーティングゲート７のエッチングでは、多結晶シリコン
と酸化膜とのエッチングの選択性が大きいため、この際
にシリコン基板の表面にダメージを受けることもない。
に図１（ｂ）に示した、中間絶縁膜８のエッチング時
に、中間絶縁膜８の窒化膜をエッチングを仮にオーバー
エッチングして、窒化膜の下層の酸化膜をエッチングす
るようなことが生じても何ら問題が生じることはない。
即ち、中間絶縁膜８下には、引続きエッチングされるフ
ローティングゲート７が存在しているため、中間絶縁膜
８の下層の酸化膜がエッチングされ、更にその下層のフ
ローティングゲート７がエッチングされても、シリコン
基板１の表面にエッチングの影響が及ぶことはなく、シ
リコン基板１の表面ダメージが防止される。なお、フロ
ーティングゲート７のエッチングでは、多結晶シリコン
と酸化膜とのエッチングの選択性が大きいため、この際
にシリコン基板の表面にダメージを受けることもない。
【００１１】図２は本発明の第２の実施例を製造工程順
に示す断面図である。先ず、図２（ａ）は前記第１実施
例の図１（ａ）と同一の製造工程によって形成されたも
のである。その後、図２（ｂ）のように、全面に中間絶
縁膜８と多結晶シリコン膜を成長し、これにリンを導入
してコントロールゲート９を形成し、その上に第３保護
酸化膜２１を２０００Åの膜厚に成長する。そして、レ
ジスト１０をマスクとして、第３保護酸化膜２１、コン
トロールゲート９、中間絶縁膜８、フローティングゲー
ト７を連続エッチングする。このとき、周辺領域Ａでは
第１保護酸化膜５に覆われたゲート電極４が残される。
に示す断面図である。先ず、図２（ａ）は前記第１実施
例の図１（ａ）と同一の製造工程によって形成されたも
のである。その後、図２（ｂ）のように、全面に中間絶
縁膜８と多結晶シリコン膜を成長し、これにリンを導入
してコントロールゲート９を形成し、その上に第３保護
酸化膜２１を２０００Åの膜厚に成長する。そして、レ
ジスト１０をマスクとして、第３保護酸化膜２１、コン
トロールゲート９、中間絶縁膜８、フローティングゲー
ト７を連続エッチングする。このとき、周辺領域Ａでは
第１保護酸化膜５に覆われたゲート電極４が残される。
【００１２】次いで、図２（ｃ）のよちに、レジスト１
０を除去し、全面に砒素のイオン注入を行うと、シリコ
ン基板１にはｎ型拡散層２２，２２′が形成される。続
いて、全面にＣＶＤ法による高温酸化膜（ＨＴＯ）で膜
厚２０００Åの第１層間膜２３を成長してからｎ型拡散
層２２′上の第１層間膜２３を異方性エッチングで除去
する。この際に使用する開口用のレジストパターンは第
３保護酸化膜２１の一部を覆っていなくともよい（自己
整合開口法：ＳＡＣ法）。そして、露出したｎ型拡散層
２２′上を覆う様に例えばＷＳｉ（タングステンシリコ
ン）配線２４を形成する。
０を除去し、全面に砒素のイオン注入を行うと、シリコ
ン基板１にはｎ型拡散層２２，２２′が形成される。続
いて、全面にＣＶＤ法による高温酸化膜（ＨＴＯ）で膜
厚２０００Åの第１層間膜２３を成長してからｎ型拡散
層２２′上の第１層間膜２３を異方性エッチングで除去
する。この際に使用する開口用のレジストパターンは第
３保護酸化膜２１の一部を覆っていなくともよい（自己
整合開口法：ＳＡＣ法）。そして、露出したｎ型拡散層
２２′上を覆う様に例えばＷＳｉ（タングステンシリコ
ン）配線２４を形成する。
【００１３】続いて、図２（ｄ）のように、セル領域Ｂ
を覆い、かつ周辺領域Ａのゲート形成領域を覆うレジス
トパターンを形成し、これをマスクにして第１層間膜２
３、第１保護酸化膜５、及びゲート電極４をエッチング
して周辺領域Ａのゲート電極を形成する。その後、レジ
ストを除去してからシリコン基板１にリンを導入してｎ
- 型拡散層２５を形成し、再度、ＨＴＯ膜を全面に成長
し、異方性エッチングを全面に行うことによりゲート電
極４及びセル領域Ｂの一部にサイドウォール酸化膜２６
が残される。この後、全面に砒素のイオン注入を行って
ｎ型拡散層２７を形成する。更に、全面にＢＰＳＧ層間
膜２８を７０００Åの膜厚で成長し、以下、図示しない
がゲート電極４、コントロールゲート９、ｎ型拡散層２
２，２７、及びＷＳｉ配線２４等の上にコンタクトを開
口し、アルミニウム配線を形成することによりＥＰＲＯ
Ｍを完成する。
を覆い、かつ周辺領域Ａのゲート形成領域を覆うレジス
トパターンを形成し、これをマスクにして第１層間膜２
３、第１保護酸化膜５、及びゲート電極４をエッチング
して周辺領域Ａのゲート電極を形成する。その後、レジ
ストを除去してからシリコン基板１にリンを導入してｎ
- 型拡散層２５を形成し、再度、ＨＴＯ膜を全面に成長
し、異方性エッチングを全面に行うことによりゲート電
極４及びセル領域Ｂの一部にサイドウォール酸化膜２６
が残される。この後、全面に砒素のイオン注入を行って
ｎ型拡散層２７を形成する。更に、全面にＢＰＳＧ層間
膜２８を７０００Åの膜厚で成長し、以下、図示しない
がゲート電極４、コントロールゲート９、ｎ型拡散層２
２，２７、及びＷＳｉ配線２４等の上にコンタクトを開
口し、アルミニウム配線を形成することによりＥＰＲＯ
Ｍを完成する。
【００１４】この第２実施例においても、中間絶縁膜８
の下層にフローティングゲート７が存在しているため、
中間絶縁膜８をエッチングする際のマージンが小さくと
も、その後に連続エッチングされるフローティングゲー
ト７がエッチングされるのみであり、シリコン基板１の
表面にダメージを受けることが防止される。なお、前記
各実施例では、本発明をＥＰＲＯＭに適用した例を示し
ているが、同様のスタックセル構造を有したフラッシュ
型ＥＥＰＲＯＭへの応用も可能であることは言うまでも
ない。また、中間絶縁膜は前記した多層膜の構造に限ら
れるものではなく、例えば単層構造のものでも本発明を
適用すれば有効な効果を得ることができる。
の下層にフローティングゲート７が存在しているため、
中間絶縁膜８をエッチングする際のマージンが小さくと
も、その後に連続エッチングされるフローティングゲー
ト７がエッチングされるのみであり、シリコン基板１の
表面にダメージを受けることが防止される。なお、前記
各実施例では、本発明をＥＰＲＯＭに適用した例を示し
ているが、同様のスタックセル構造を有したフラッシュ
型ＥＥＰＲＯＭへの応用も可能であることは言うまでも
ない。また、中間絶縁膜は前記した多層膜の構造に限ら
れるものではなく、例えば単層構造のものでも本発明を
適用すれば有効な効果を得ることができる。
【００１５】
【発明の効果】以上説明したように本発明は、半導体基
板をセル領域と周辺領域に分離した上で、周辺領域に第
１の導体膜を形成しておき、その上で前面に第２導体
膜、中間絶縁膜、第３導体膜を形成し、これらの膜を順
次上からエッチングしてコントロールゲート、中間絶縁
膜、フローティングゲートを形成するので、特に中間絶
縁膜の下側には連続エッチングされる第２導体膜が存在
していることになるため、中間絶縁膜のエッチング時に
第２導体膜がエッチングされても周辺領域の半導体基板
の表面にエッチングの影響が及ぶことはなく、中間絶縁
膜のエッチングのマージンを大きくでき、半導体基板の
表面のダメージを防止することができる。これにより、
周辺領域に形成するゲート構造素子、例えばＭＯＳトラ
ンジスタの拡散層リークの発生を防止した半導体集積回
路装置を製造することができるという効果を有する。
板をセル領域と周辺領域に分離した上で、周辺領域に第
１の導体膜を形成しておき、その上で前面に第２導体
膜、中間絶縁膜、第３導体膜を形成し、これらの膜を順
次上からエッチングしてコントロールゲート、中間絶縁
膜、フローティングゲートを形成するので、特に中間絶
縁膜の下側には連続エッチングされる第２導体膜が存在
していることになるため、中間絶縁膜のエッチング時に
第２導体膜がエッチングされても周辺領域の半導体基板
の表面にエッチングの影響が及ぶことはなく、中間絶縁
膜のエッチングのマージンを大きくでき、半導体基板の
表面のダメージを防止することができる。これにより、
周辺領域に形成するゲート構造素子、例えばＭＯＳトラ
ンジスタの拡散層リークの発生を防止した半導体集積回
路装置を製造することができるという効果を有する。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】従来の製造方法の一例を製造工程順に示す断面
図である。
図である。
１ ｐ型シリコン基板 ３ ゲート酸化膜 ４ ゲート電極（第１導体膜） ６ トンネル酸化膜 ７ フローティングゲート（第２導体膜） ８ 中間絶縁膜 ９ コントロールゲート（第３導体膜） １０，１１ レジスト（マスク） １３ ｎ型拡散層 Ａ 周辺領域 Ｂ セル領域
Claims (3)
- 【請求項１】 半導体基板の表面をセル領域と周辺領域
とに分離する工程と、前記周辺領域の表面にゲート絶縁
膜を介して第１導体膜を形成する工程と、前記セル領域
の表面にトンネル酸化膜を形成する工程と、前記セル領
域と周辺領域を含む全面にフローティングゲート用の第
２導体膜、中間絶縁膜、コントロールゲート用の第３導
体膜を順次成長する工程と、前記セル領域にマスクを選
択形成し、このマスクを用いて前記第３導体膜、中間絶
縁膜、第２導体膜を順次選択エッチングする工程とを含
んでセル領域にスタックゲート構造のセルを形成するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 半導体基板の表面をセル領域と周辺領域
とに分離する工程と、前記周辺領域の表面にゲート絶縁
膜を介してゲート電極用の第１導体膜を形成する工程
と、前記セル領域の表面にトンネル酸化膜を形成する工
程と、前記セル領域と周辺領域を含む全面にフローティ
ングゲート用の第２導体膜、中間絶縁膜、コントロール
ゲート用の第３導体膜を順次成長する工程と、前記セル
領域にマスクを選択形成し、このマスクを用いて前記第
３導体膜、中間絶縁膜、第２導体膜を順次選択エッチン
グする工程と、前記周辺領域にマスクを選択形成し、こ
のマスクを用いて前記第１導体膜を選択エッチングする
工程とを含んでセル領域にスタックゲート構造のセルを
形成し、周辺領域にゲート素子を形成することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項３】 中間絶縁膜は窒化膜を含む多層膜として
形成する請求項１または２の半導体集積回路装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178524A JP2536413B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体集積回路装置の製造方法 |
| KR1019940014785A KR0146401B1 (ko) | 1993-06-28 | 1994-06-27 | 스택 게이트 구조를 갖고 있는 반도체 집적 회로 장치의 제조 방법 |
| US08/586,541 US5658813A (en) | 1993-06-28 | 1996-01-16 | Method for manufacturing a semiconductor integrated circuit device having a stack gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178524A JP2536413B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135264A true JPH07135264A (ja) | 1995-05-23 |
| JP2536413B2 JP2536413B2 (ja) | 1996-09-18 |
Family
ID=16049984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178524A Expired - Fee Related JP2536413B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5658813A (ja) |
| JP (1) | JP2536413B2 (ja) |
| KR (1) | KR0146401B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151610A (ja) * | 2000-10-27 | 2002-05-24 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
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|---|---|---|---|---|
| US5846873A (en) | 1996-02-02 | 1998-12-08 | Micron Technology, Inc. | Method of creating ultra-small nibble structures during mosfet fabrication |
| JP3666973B2 (ja) * | 1996-03-07 | 2005-06-29 | ローム株式会社 | 半導体素子および半導体素子の製造方法 |
| KR100604960B1 (ko) * | 1997-03-28 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법 |
| JP3107024B2 (ja) * | 1997-12-09 | 2000-11-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| KR100277889B1 (ko) * | 1998-01-13 | 2001-02-01 | 김영환 | 플래쉬메모리셀의제조방법 |
| TW409428B (en) * | 1998-03-20 | 2000-10-21 | Seiko Epson Corp | Non-volatile semiconductor memory apparatus and the manufacture method thereof |
| US6074915A (en) * | 1998-08-17 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Method of making embedded flash memory with salicide and sac structure |
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| US7301148B2 (en) * | 2003-04-23 | 2007-11-27 | Battelle Memorial Institute | Methods and systems for remote detection of gases |
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| US7157341B2 (en) * | 2004-10-01 | 2007-01-02 | International Business Machines Corporation | Gate stacks |
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| US4804637A (en) * | 1985-09-27 | 1989-02-14 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
| US5087587A (en) * | 1986-02-13 | 1992-02-11 | Sharp Kabushiki Kaisha | Epitaxial growth process for the production of a window semiconductor laser |
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
| KR940010930B1 (ko) * | 1990-03-13 | 1994-11-19 | 가부시키가이샤 도시바 | 반도체장치의 제조방법 |
| JPH0410662A (ja) * | 1990-04-27 | 1992-01-14 | Sony Corp | 半導体装置の製造方法 |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| US5075245A (en) * | 1990-08-03 | 1991-12-24 | Intel Corporation | Method for improving erase characteristics of buried bit line flash EPROM devices without using sacrificial oxide growth and removal steps |
-
1993
- 1993-06-28 JP JP5178524A patent/JP2536413B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-27 KR KR1019940014785A patent/KR0146401B1/ko not_active IP Right Cessation
-
1996
- 1996-01-16 US US08/586,541 patent/US5658813A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5658813A (en) | 1997-08-19 |
| KR0146401B1 (ko) | 1998-08-01 |
| JP2536413B2 (ja) | 1996-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |