JPS58184768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58184768A JPS58184768A JP57067106A JP6710682A JPS58184768A JP S58184768 A JPS58184768 A JP S58184768A JP 57067106 A JP57067106 A JP 57067106A JP 6710682 A JP6710682 A JP 6710682A JP S58184768 A JPS58184768 A JP S58184768A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- polycrystalline silicon
- oxide film
- silicon film
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフローティングゲートおよびコントロールゲー
トから成るスタックドゲートトランジスタの特性の向上
、そして単一ゲートトランジスタの特性の最適化を可能
とする半導体装置の製造方法に関するものである。
トから成るスタックドゲートトランジスタの特性の向上
、そして単一ゲートトランジスタの特性の最適化を可能
とする半導体装置の製造方法に関するものである。
第１図は半導体装置、詳しくはＦＡＭＯ３型ＥＰＲＯＭ
を示すもので、図において、１はシリコン基板、２はフ
ィールド酸化膜、３，４，５．６はスタックドゲート構
造のメモリセルトランジスタのそれぞれゲート酸化膜、
フローティングゲートの電極となる不純物を含有した多
結晶シリコン膜、層間酸化膜、およびコン）ｔ＝ｙ−ル
グートの電極となる不純物を含有した多結晶シリコン膜
である。７゜８は単一ゲート構造の周辺回路トランジス
タのそれぞれゲート酸化膜、および電極となる不純物を
含有した多結晶シリコン膜である。９はソース部拡散層
、１０はドレイン部拡散層、１１は中間絶縁膜、１２は
Ａ之配線である。
を示すもので、図において、１はシリコン基板、２はフ
ィールド酸化膜、３，４，５．６はスタックドゲート構
造のメモリセルトランジスタのそれぞれゲート酸化膜、
フローティングゲートの電極となる不純物を含有した多
結晶シリコン膜、層間酸化膜、およびコン）ｔ＝ｙ−ル
グートの電極となる不純物を含有した多結晶シリコン膜
である。７゜８は単一ゲート構造の周辺回路トランジス
タのそれぞれゲート酸化膜、および電極となる不純物を
含有した多結晶シリコン膜である。９はソース部拡散層
、１０はドレイン部拡散層、１１は中間絶縁膜、１２は
Ａ之配線である。
従来の半導体製造方法、特に上述のＥＦＲＯＭの製造方
法には、次の工程において欠点があつ九。
法には、次の工程において欠点があつ九。
（イ） スタックドゲート構造のメモリセルトランジス
タのコントロールゲート６直下の層間酸化膜５形成時に
、単一ゲート構造の周辺回路トランジスタのゲート酸化
膜３も同時に形成される。このため、前記周辺回路トラ
ンジスタのゲート酸化膜３の膜厚は前記メモリセルトラ
ンジスタの層間酸化膜５の膜厚で決定されてしまった。
タのコントロールゲート６直下の層間酸化膜５形成時に
、単一ゲート構造の周辺回路トランジスタのゲート酸化
膜３も同時に形成される。このため、前記周辺回路トラ
ンジスタのゲート酸化膜３の膜厚は前記メモリセルトラ
ンジスタの層間酸化膜５の膜厚で決定されてしまった。
すなわち、ゲート長３縄 レベルのＦＡＭＯ８型ＥＰＲ
ＯＭを例に取ると、ＥＰＲ”４の性能がメモリセルトラ
ンジスタ特性によって決定づけられるため、このメモリ
セルトランジスタの特性の最適化のために前記層間酸化
膜厚をシングルシリコン上で７００Ｘ前後必１′。
ＯＭを例に取ると、ＥＰＲ”４の性能がメモリセルトラ
ンジスタ特性によって決定づけられるため、このメモリ
セルトランジスタの特性の最適化のために前記層間酸化
膜厚をシングルシリコン上で７００Ｘ前後必１′。
要とされるが、一方周辺回路トランジスタのゲート酸化
膜厚は４００１前後で最適化となるにもかかわらす膜厚
を７００Ｘ前後とせざるを得す、どうしても周辺回路ト
ランジスタの特性の悪化を避は得なかった。
膜厚は４００１前後で最適化となるにもかかわらす膜厚
を７００Ｘ前後とせざるを得す、どうしても周辺回路ト
ランジスタの特性の悪化を避は得なかった。
（ロ） スタックドゲート構造のメモリセルトランジス
タと、単一ゲート構造の周辺回路トランジスタとの同時
形成時、ゲート構造が異なるためにホトリソグラフ技術
が難しく、ゲート長についてもその再現性が困難という
欠点があつ九。
タと、単一ゲート構造の周辺回路トランジスタとの同時
形成時、ゲート構造が異なるためにホトリソグラフ技術
が難しく、ゲート長についてもその再現性が困難という
欠点があつ九。
（ハ） メモリセルトランジスタのコントロールゲート
６直下の層間酸化膜５に周辺回路トランジスタ用ｖＴ、
電圧コントロール時のイオン打ち込みにより不純物およ
びダメージが入り込み、その結果、前記層間酸化膜５の
膜質が悪くなり、どうしてもメモリセルトランジスタ特
性に悪影響が及ぼされることを避は得ながった。
６直下の層間酸化膜５に周辺回路トランジスタ用ｖＴ、
電圧コントロール時のイオン打ち込みにより不純物およ
びダメージが入り込み、その結果、前記層間酸化膜５の
膜質が悪くなり、どうしてもメモリセルトランジスタ特
性に悪影響が及ぼされることを避は得ながった。
本発明はこれらの欠点を解決するため、スタックドゲー
トトランジスタの７０−ティングゲートの電極およびコ
ントトロールゲートの電極、また単一ゲートトランジ友
夕の電極をそれぞれ別々の多結晶シリコン膜で形成せし
める半導体装置の製造方法を提供することを目的とする
ものである。
トトランジスタの７０−ティングゲートの電極およびコ
ントトロールゲートの電極、また単一ゲートトランジ友
夕の電極をそれぞれ別々の多結晶シリコン膜で形成せし
める半導体装置の製造方法を提供することを目的とする
ものである。
以下、本発明の二実施例を第２図、第３図と共に説明す
る。
る。
第２図（ａ）〜（ｆ）は、本発明の一実施例を示すもの
であって、図中、第１図と同一符号は同一部分、又は相
当部分を示し、人はメモリセルトランジスタ部、ＡＧは
そのゲート、Ｂは周辺回路トランジスタ部、ＢＧはその
ゲートである。
であって、図中、第１図と同一符号は同一部分、又は相
当部分を示し、人はメモリセルトランジスタ部、ＡＧは
そのゲート、Ｂは周辺回路トランジスタ部、ＢＧはその
ゲートである。
まず第２図（ａ）に示す如く、通常のＬＯＣＯ８法でシ
リコン基板１にフィールド酸化［２を形成し、その後ゲ
ート酸化膜３を形成し、ホトリソグラフ技術を利用して
メモリセルトランジスタ部人のみＶｒ電圧コントロール
のため不純物をイオン打ち込みした後、周辺回路トラン
ジスタ部Ｂを含めて不純物を含有する多結晶シリコン膜
４を形成させる。
リコン基板１にフィールド酸化［２を形成し、その後ゲ
ート酸化膜３を形成し、ホトリソグラフ技術を利用して
メモリセルトランジスタ部人のみＶｒ電圧コントロール
のため不純物をイオン打ち込みした後、周辺回路トラン
ジスタ部Ｂを含めて不純物を含有する多結晶シリコン膜
４を形成させる。
次に、第２図（ｂ）に示す如く、層間酸化膜５および不
純物を含有する２層目の多結゛晶シリコン膜６を形成さ
せる。さらに、ホトリソグラフ技術を利用して第２図（
ｃ）に示すような構造を形成させる。
純物を含有する２層目の多結゛晶シリコン膜６を形成さ
せる。さらに、ホトリソグラフ技術を利用して第２図（
ｃ）に示すような構造を形成させる。
このときゲート長り、のメそりセルトランジスタ部Ａの
ゲートＡＧを形成させる。
ゲートＡＧを形成させる。
次に、第２図（ｄ）に示す如く、ゲート酸化Ｍ７を形成
し、さらに周辺回路用ＶＴ電圧コントロールのため不純
物をイオン打ち込みした後、不純物を含有する３層目の
多結晶シリコン膜８を形成させる。
し、さらに周辺回路用ＶＴ電圧コントロールのため不純
物をイオン打ち込みした後、不純物を含有する３層目の
多結晶シリコン膜８を形成させる。
その次に、ホトリソグラフ技術を利用して、第２図（ｅ
） Ｋ示す如き構造を形成させる。このとき、ゲート長
り、のメモリセルトランジスタ部ＡのゲートＡＧおよび
ゲート長り、の周辺回路トランジスタ部Ｂのグー）ＢＧ
が形成される。
） Ｋ示す如き構造を形成させる。このとき、ゲート長
り、のメモリセルトランジスタ部ＡのゲートＡＧおよび
ゲート長り、の周辺回路トランジスタ部Ｂのグー）ＢＧ
が形成される。
そして、第２図（ｆ）に示す如く、Ａｇ拡散によるソー
ス・ドレイン拡散層９及び１ｏを形成し、その後、中間
絶縁膜１１を形成し、ホトリソグラフ技術を利用して前
記両拡散層９，１ｏおよび前記両ゲートＡＧ、ＢＧとの
コンタクトを取り、次いでＡｔ配８１２を行なう。
ス・ドレイン拡散層９及び１ｏを形成し、その後、中間
絶縁膜１１を形成し、ホトリソグラフ技術を利用して前
記両拡散層９，１ｏおよび前記両ゲートＡＧ、ＢＧとの
コンタクトを取り、次いでＡｔ配８１２を行なう。
以上説明したように、第１の実施例ではメモリセルトラ
ンジスタ部Ａの層間酸化膜３と周辺回路トランジスタ部
Ｂのゲート酸化Ｍ７とを独立にコントロールできるので
、例えばゲート酸化膜７を薄くすることにょシ、将来不
可能であったメモリセルトランジスタ部Ａのグー）ＡＧ
の特性を損うことなく周辺回路トランジスタ部Ｂのゲー
トＢＧの最適化を図ることが可能となる。さらに、前記
メモリセルトランジスタ部Ａのグー）ＡＧのゲート長Ｌ
１と前記周辺回路トランジスタ部ＢのゲートＢＧのゲー
ト長し、を独立にコントロールできる利点がある。また
、従来の製造方法では、メモリセルトランジスタ部Ａの
層間酸化膜５に対して周辺回路トランジスタ部Ａ用ＶＴ
電圧コントロール時のイオン打ち込みによる不純物およ
びダメージが入るが、本実施例の製造方法では、ＶＴ電
電圧コントロー待時おいて層間酸化膜５線多結晶シリコ
ン膜６でカバーされているため、イオン打ち込みによる
影響は全く受けないという大きな利点がある。
ンジスタ部Ａの層間酸化膜３と周辺回路トランジスタ部
Ｂのゲート酸化Ｍ７とを独立にコントロールできるので
、例えばゲート酸化膜７を薄くすることにょシ、将来不
可能であったメモリセルトランジスタ部Ａのグー）ＡＧ
の特性を損うことなく周辺回路トランジスタ部Ｂのゲー
トＢＧの最適化を図ることが可能となる。さらに、前記
メモリセルトランジスタ部Ａのグー）ＡＧのゲート長Ｌ
１と前記周辺回路トランジスタ部ＢのゲートＢＧのゲー
ト長し、を独立にコントロールできる利点がある。また
、従来の製造方法では、メモリセルトランジスタ部Ａの
層間酸化膜５に対して周辺回路トランジスタ部Ａ用ＶＴ
電圧コントロール時のイオン打ち込みによる不純物およ
びダメージが入るが、本実施例の製造方法では、ＶＴ電
電圧コントロー待時おいて層間酸化膜５線多結晶シリコ
ン膜６でカバーされているため、イオン打ち込みによる
影響は全く受けないという大きな利点がある。
第３図は本発明の第２の実施例を示すものであって、図
において、１３．１５はゲート酸化膜、：、。
において、１３．１５はゲート酸化膜、：、。
１４は１層目の多結晶シリコン膜二１□・１６は２層目
の多結晶シリコン膜、１７は層間酸化膜、１８は３層目
の多結晶シリコン膜、Ｌ、は周辺回路トランジスタ部り
のグー）ＤＧのゲート長、−はメモリセルトランジスタ
部Ｃのグー）ＣＧのゲート長である。
の多結晶シリコン膜、１７は層間酸化膜、１８は３層目
の多結晶シリコン膜、Ｌ、は周辺回路トランジスタ部り
のグー）ＤＧのゲート長、−はメモリセルトランジスタ
部Ｃのグー）ＣＧのゲート長である。
上述の第１の実施例では、周辺回路トランジスタ部Ｂの
グー）ＢＧに３層目の多結晶シリコン膜８を用いたが、
この第２の実施例は、１層目の多結晶シリコン膜１４で
周辺回路トランジスタ部りのグー）ＤＧを形成し、２層
目および３層目の多結晶シリコン膜１６，１８でメモリ
セルトランジスタ部Ｃのグー）ＣＧを形成させるように
した製造方法である。
グー）ＢＧに３層目の多結晶シリコン膜８を用いたが、
この第２の実施例は、１層目の多結晶シリコン膜１４で
周辺回路トランジスタ部りのグー）ＤＧを形成し、２層
目および３層目の多結晶シリコン膜１６，１８でメモリ
セルトランジスタ部Ｃのグー）ＣＧを形成させるように
した製造方法である。
すなわち、まず第３図（ａ）に示す如く、ゲート酸化膜
１３を形成し、ホトリソグラフ技術を用いて周辺回路ト
ランジスタ部りのみに不純物のイオン打ち込みをした後
、不純物を含有した多結晶シリコン膜１４を形成させる
。
１３を形成し、ホトリソグラフ技術を用いて周辺回路ト
ランジスタ部りのみに不純物のイオン打ち込みをした後
、不純物を含有した多結晶シリコン膜１４を形成させる
。
次に、第３図（ｂ）に示す如く、ゲート長り、の周辺回
路トランジスタ部りあ□グー）ＤＧを形成させる。
路トランジスタ部りあ□グー）ＤＧを形成させる。
さらに第３図（ｅ）に示す如く、ゲート酸化膜１５を形
成し、メモリセルトランジスタ部ＣのＶＴＴ圧コントロ
ールのため不純物をイオン打ち込みした後、不純物を含
有する多結晶シリコン膜１６を形成し、次いで層間酸化
膜１７を形成し、さらに不純物を含有する多結晶シリコ
ン膜１８を形成させる。
成し、メモリセルトランジスタ部ＣのＶＴＴ圧コントロ
ールのため不純物をイオン打ち込みした後、不純物を含
有する多結晶シリコン膜１６を形成し、次いで層間酸化
膜１７を形成し、さらに不純物を含有する多結晶シリコ
ン膜１８を形成させる。
次に、ホ） ＩＪソゲラフ技術を利用して第３図（ｄ）
に示すような構造を形成させる。このとき、ゲート長−
のメモリセルトランジスタ部ＣのゲートＣＧ及びゲート
長り、の周辺回路トランジスタ部りのゲ−）ＤＧが形成
される。なお、第３図（ｄ）以降の製造工程は第１の実
施例と同じである。
に示すような構造を形成させる。このとき、ゲート長−
のメモリセルトランジスタ部ＣのゲートＣＧ及びゲート
長り、の周辺回路トランジスタ部りのゲ−）ＤＧが形成
される。なお、第３図（ｄ）以降の製造工程は第１の実
施例と同じである。
第２の実施例においては、第３図（ａ）のゲート酸化膜
１３を形成後、第１の実施例では不要であった周辺回路
トランジスタ部り用ＶＴＴ圧コントロールのだめのホト
リソグラフ工程が必要となるが、逆に第１の実施例では
上述の第２図（１）の如きゲート酸化膜３形成後、第２
の実施例では必要としないメモリセルトランジスタ部Ａ
用ＶＴ電圧コントロールのためのホトリソグラフ工程を
必要とする。
１３を形成後、第１の実施例では不要であった周辺回路
トランジスタ部り用ＶＴＴ圧コントロールのだめのホト
リソグラフ工程が必要となるが、逆に第１の実施例では
上述の第２図（１）の如きゲート酸化膜３形成後、第２
の実施例では必要としないメモリセルトランジスタ部Ａ
用ＶＴ電圧コントロールのためのホトリソグラフ工程を
必要とする。
従って、第１の実施例と第２の実施例との間でホトリソ
グラフ工程の増減はないものの、本発明の第２の実施例
は第１の実施例と同様の利点が得られることは明らかで
ある。
グラフ工程の増減はないものの、本発明の第２の実施例
は第１の実施例と同様の利点が得られることは明らかで
ある。
本発明は、以上説明したとおり、スタックドゲートトラ
ンジスタと単一ゲートトランジスタとを有する半導体装
置の製造方法において、前記両ゲートトランジスタのゲ
ート酸化膜を独立に形成させることにより、前記スタッ
クドゲートトランジスタ特性の向上および単一ゲートト
ランジスタの最適化が可能となるという顕著な効果が得
られる。
ンジスタと単一ゲートトランジスタとを有する半導体装
置の製造方法において、前記両ゲートトランジスタのゲ
ート酸化膜を独立に形成させることにより、前記スタッ
クドゲートトランジスタ特性の向上および単一ゲートト
ランジスタの最適化が可能となるという顕著な効果が得
られる。
第１図は、ＦＡＭＯ８型ＥＦＲＯＭの構造断面図、第２
図および第３図はそれぞれ本発明の第１の実施例および
第２の実施例の製造方法を示す装造工程図である。 第１図 第２図 第２図
図および第３図はそれぞれ本発明の第１の実施例および
第２の実施例の製造方法を示す装造工程図である。 第１図 第２図 第２図
Claims (2)
- （１）単一ゲートトランジスタと、フローティングゲー
トおよびコントロールゲートの各電極を備えたスタック
ドゲートトランジスタとを同一基板上に形成して成る半
導体装置の製造方法において、前記単一ゲートトランジ
スタの電極となる多結晶シリコン膜と、前記スタックド
Ｐ−）トランジスタのフローティングゲートの電極とな
る多結晶シリコン膜およびコントロールゲートの電極と
なる多結晶シリコン膜とをそれぞれ独立に形成したこと
を特徴とする半導体装置の製造方法。 - （２）多結晶シリコン膜の形成工程は、スタックドゲー
トトランジスタのフローティングゲートの電極およびコ
ントロールゲートの電極を多結晶シリコン膜で形成する
工程と、単一ゲートトランジスタの電極を前記多結晶シ
リコン膜と独立に形成する工程とを有し、この両工程の
順序は任意に定めて成ることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067106A JPS58184768A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067106A JPS58184768A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184768A true JPS58184768A (ja) | 1983-10-28 |
Family
ID=13335305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067106A Pending JPS58184768A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184768A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294871A (ja) * | 1985-06-21 | 1986-12-25 | コミツサリア ア レネルジイ アトミツク | 集積回路の生産方法 |
| US5013674A (en) * | 1989-01-17 | 1991-05-07 | Sgs-Thomson Microelectronics S.A. | A method of manufacturing integrated circuits comprising EPROM memory and logic transistors |
| US5185279A (en) * | 1987-03-31 | 1993-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing insulated-gate type field effect transistor |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| EP0595250A2 (en) * | 1992-10-27 | 1994-05-04 | Nec Corporation | Method of fabricating non-volatile semiconductor memory device |
| EP0637402A1 (en) * | 1993-02-19 | 1995-02-08 | Atmel Corporation | Method of making a dual-poly non-volatile memory device using a third polysilicon layer |
| JPH07135264A (ja) * | 1993-06-28 | 1995-05-23 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1982
- 1982-04-23 JP JP57067106A patent/JPS58184768A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294871A (ja) * | 1985-06-21 | 1986-12-25 | コミツサリア ア レネルジイ アトミツク | 集積回路の生産方法 |
| FR2583920A1 (fr) * | 1985-06-21 | 1986-12-26 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre et notamment d'une memoire eprom comportant deux composants distincts isoles electriquement |
| US5185279A (en) * | 1987-03-31 | 1993-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing insulated-gate type field effect transistor |
| US5013674A (en) * | 1989-01-17 | 1991-05-07 | Sgs-Thomson Microelectronics S.A. | A method of manufacturing integrated circuits comprising EPROM memory and logic transistors |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| EP0595250A3 (en) * | 1992-10-27 | 1994-07-06 | Nec Corp | Method of fabricating non-volatile semiconductor memory device |
| EP0595250A2 (en) * | 1992-10-27 | 1994-05-04 | Nec Corporation | Method of fabricating non-volatile semiconductor memory device |
| US5449634A (en) * | 1992-10-27 | 1995-09-12 | Nec Corporation | Method of fabricating non-volatile semiconductor memory device |
| EP0637402A1 (en) * | 1993-02-19 | 1995-02-08 | Atmel Corporation | Method of making a dual-poly non-volatile memory device using a third polysilicon layer |
| EP0637402A4 (en) * | 1993-02-19 | 1995-07-19 | Atmel Corp | METHOD FOR MANUFACTURING A DOUBLE-LAYERED POLYSILICON MEMORY DEVICE USING A THIRD POLYSILICON LAYER. |
| USRE36777E (en) * | 1993-02-19 | 2000-07-11 | Atmel Corporation | Integration of high performance submicron CMOS and dual-poly non-volatile memory devices using a third polysilicon layer |
| JPH07135264A (ja) * | 1993-06-28 | 1995-05-23 | Nec Corp | 半導体集積回路装置の製造方法 |
| US5658813A (en) * | 1993-06-28 | 1997-08-19 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit device having a stack gate structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4420871A (en) | Method of producing a monolithically integrated two-transistor memory cell in accordance with MOS technology | |
| US6075274A (en) | Semiconductor devices having gate stack with improved sidewall integrity | |
| EP0124115B1 (en) | Semiconducter rom device and method for manufacturing the same | |
| JPH08241932A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2652931B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| JPS58184768A (ja) | 半導体装置の製造方法 | |
| JPH07135264A (ja) | 半導体集積回路装置の製造方法 | |
| JPH11111857A (ja) | 半導体装置の容量部形成方法、および半導体装置の容量部およびゲート部形成方法 | |
| JPH03194967A (ja) | 半導体不揮発性メモリの製造方法 | |
| JP3382024B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPS6050964A (ja) | 半導体装置 | |
| JPH02180079A (ja) | 半導体不揮発性記憶装置とその製造方法 | |
| JPS61120472A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04170066A (ja) | 半導体集積回路装置の製造方法 | |
| JP2815106B2 (ja) | 半導体装置の製造方法 | |
| JP2910369B2 (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JPH05218440A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS60160168A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH01165162A (ja) | 半導体記憶装置の製造方法 | |
| JPH1084051A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63117470A (ja) | モス型半導体装置およびその製造方法 | |
| JPH03211775A (ja) | 半導体不揮発性メモリの製造方法 | |
| JPH05315623A (ja) | 不揮発性半導体記憶装置 | |
| JPS60110167A (ja) | 半導体装置の製造方法 | |
| JPH01257373A (ja) | 半導体装置の製造方法 |