JPH05218440A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05218440A JPH05218440A JP1494292A JP1494292A JPH05218440A JP H05218440 A JPH05218440 A JP H05218440A JP 1494292 A JP1494292 A JP 1494292A JP 1494292 A JP1494292 A JP 1494292A JP H05218440 A JPH05218440 A JP H05218440A
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- insulating film
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Abstract
(57)【要約】
【目的】スタックゲート型ＭＯＳトランジスタの浮遊ゲ
ート電極上の絶縁膜は、浮遊ゲート電極を構成するポリ
シリコン膜のエッジ部や側壁部で膜質が悪く電荷保持特
性を劣化させている。そこでポリシリコン膜の側壁部
に、上部より厚い絶縁膜を形成する。 【構成】浮遊ゲート電極１０６ａとなるポリシリコン膜
と耐酸化性を有する絶縁物１０７を形成後、エッチング
して、所定の領域に残し、次に熱酸化することによりポ
リシリコン膜の側面に、耐酸化性を有する絶縁膜１０７
より厚い側壁絶縁膜１０８を形成する。
ート電極上の絶縁膜は、浮遊ゲート電極を構成するポリ
シリコン膜のエッジ部や側壁部で膜質が悪く電荷保持特
性を劣化させている。そこでポリシリコン膜の側壁部
に、上部より厚い絶縁膜を形成する。 【構成】浮遊ゲート電極１０６ａとなるポリシリコン膜
と耐酸化性を有する絶縁物１０７を形成後、エッチング
して、所定の領域に残し、次に熱酸化することによりポ
リシリコン膜の側面に、耐酸化性を有する絶縁膜１０７
より厚い側壁絶縁膜１０８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の製造方法に関し、特にスタックゲート型ＭＯＳトラ
ンジスタの浮遊ゲート電極の側壁部に絶縁膜を形成する
工程を含む不揮発性半導体記憶装置の製造方法に関す
る。
置の製造方法に関し、特にスタックゲート型ＭＯＳトラ
ンジスタの浮遊ゲート電極の側壁部に絶縁膜を形成する
工程を含む不揮発性半導体記憶装置の製造方法に関す
る。
【０００２】
【従来の技術】従来のスタックゲート型ＭＯＳトランジ
スタの製造方法について図３〜図４を参照して説明す
る。まず、図３（ａ）に示すように、Ｐ型シリコン基板
１上に通常の選択酸化法により厚いフィールド酸化膜２
を形成し、スタックゲート型ＭＯＳトランジスタ（以下
ＳＧ−ＭＯＳＴと記す）の第１ゲート酸化膜となる第１
のゲート酸化膜５を形成する。続いて、第１のポリシリ
コン膜６を形成後、図３（ｂ）に示すように、リソグラ
フィー技術を用いて、この第１のポリシリコン膜６がＳ
Ｇ−ＭＯＳＴ形成領域３とその近傍のみ残るようにＲＩ
Ｅ（反応性イオンエッチ）のような異方性エッチングで
エッチングする。次に全面にわたりＣＶＤ法（化学気相
成長法）等により耐酸化性を有する第２のゲート絶縁膜
７（例えば窒化シリコン膜）を形成する。次に、図３
（ｃ）に示すように、リソグラフィー技術を経て、第１
のポリシリコン膜６の上部と、側壁部に残して第２のゲ
ート絶縁膜７を除去する。次に、図４（ａ）に示すよう
に、通常ＭＯＳＴ形成領域４に通常ＭＯＳＴのゲート酸
化膜となる第３のゲート絶縁膜９を熱酸化法等により形
成する。次に、図４（ｂ）に示すように第２のポリシリ
コン膜１０を全面にわたり形成する。続いて、リソグラ
フィー技術を用いて、第１のポリシリコン膜６，第２の
ゲート絶縁膜７および第２のポリシリコン膜１０を所定
形状にエッチングすることによりＳＧ−ＭＯＳＴ形成領
域３に浮遊ゲート電極６ａ，制御ゲート電極１０ａを通
常ＭＯＳＴ形成予定領域４にゲート電極１０ｂを形成す
る。これにより２層のゲート電極を有するＳＧ−ＭＯＳ
Ｔと一層ゲート電極を有する通常ＭＯＳＴが形成され
る。
スタの製造方法について図３〜図４を参照して説明す
る。まず、図３（ａ）に示すように、Ｐ型シリコン基板
１上に通常の選択酸化法により厚いフィールド酸化膜２
を形成し、スタックゲート型ＭＯＳトランジスタ（以下
ＳＧ−ＭＯＳＴと記す）の第１ゲート酸化膜となる第１
のゲート酸化膜５を形成する。続いて、第１のポリシリ
コン膜６を形成後、図３（ｂ）に示すように、リソグラ
フィー技術を用いて、この第１のポリシリコン膜６がＳ
Ｇ−ＭＯＳＴ形成領域３とその近傍のみ残るようにＲＩ
Ｅ（反応性イオンエッチ）のような異方性エッチングで
エッチングする。次に全面にわたりＣＶＤ法（化学気相
成長法）等により耐酸化性を有する第２のゲート絶縁膜
７（例えば窒化シリコン膜）を形成する。次に、図３
（ｃ）に示すように、リソグラフィー技術を経て、第１
のポリシリコン膜６の上部と、側壁部に残して第２のゲ
ート絶縁膜７を除去する。次に、図４（ａ）に示すよう
に、通常ＭＯＳＴ形成領域４に通常ＭＯＳＴのゲート酸
化膜となる第３のゲート絶縁膜９を熱酸化法等により形
成する。次に、図４（ｂ）に示すように第２のポリシリ
コン膜１０を全面にわたり形成する。続いて、リソグラ
フィー技術を用いて、第１のポリシリコン膜６，第２の
ゲート絶縁膜７および第２のポリシリコン膜１０を所定
形状にエッチングすることによりＳＧ−ＭＯＳＴ形成領
域３に浮遊ゲート電極６ａ，制御ゲート電極１０ａを通
常ＭＯＳＴ形成予定領域４にゲート電極１０ｂを形成す
る。これにより２層のゲート電極を有するＳＧ−ＭＯＳ
Ｔと一層ゲート電極を有する通常ＭＯＳＴが形成され
る。
【０００３】次に図７にＳＧ−ＭＯＳＴをメモリセルと
するセルアレイの回路図を示す。ＣＧは制御ゲート電
極，ＦＧは浮遊ゲート電極，ＢＬ１，ＢＬ２はビット
線，ＷＬ１，ＷＬ２はワード線，ＳＬは接地線である。
するセルアレイの回路図を示す。ＣＧは制御ゲート電
極，ＦＧは浮遊ゲート電極，ＢＬ１，ＢＬ２はビット
線，ＷＬ１，ＷＬ２はワード線，ＳＬは接地線である。
【０００４】ＳＧ−ＭＯＳＴＱ１への書き込みは、ＷＬ
１とＢＬ１を同時に高電位（例えば、１４Ｖ程度）に
し、ホットエレクトロンを発生させることにより、Ｑ１
の浮遊ゲート電極ＦＧに電子を注入して達成される。
１とＢＬ１を同時に高電位（例えば、１４Ｖ程度）に
し、ホットエレクトロンを発生させることにより、Ｑ１
の浮遊ゲート電極ＦＧに電子を注入して達成される。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来の製造方法では、第２のゲート絶縁膜を、浮遊ゲー
ト電極の上部に形成するとき、同時に側壁部にも形成す
るため、同一の膜厚の絶縁膜しか形成されていない。と
ころで、セルＱ１に書込みを行ない、引き続きセルＱ２
に書込みを行なう場合、セルＱ１は、制御ゲート電極の
みが高電位となるので、浮遊ゲート電極から制御ゲート
電極へ電子が放出されてしまう危険性があるが、図４
（ｃ）に示すように、浮遊ゲート電極６ａのエッジ部Ａ
で、絶縁膜が不均一になり易いので、そこで電子が散逸
しやすくなり、書込まれたセルのしきい値電圧が低下す
るという問題点があった。
従来の製造方法では、第２のゲート絶縁膜を、浮遊ゲー
ト電極の上部に形成するとき、同時に側壁部にも形成す
るため、同一の膜厚の絶縁膜しか形成されていない。と
ころで、セルＱ１に書込みを行ない、引き続きセルＱ２
に書込みを行なう場合、セルＱ１は、制御ゲート電極の
みが高電位となるので、浮遊ゲート電極から制御ゲート
電極へ電子が放出されてしまう危険性があるが、図４
（ｃ）に示すように、浮遊ゲート電極６ａのエッジ部Ａ
で、絶縁膜が不均一になり易いので、そこで電子が散逸
しやすくなり、書込まれたセルのしきい値電圧が低下す
るという問題点があった。
【０００６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法は、一導電型半導体基板の表面部に
選択的にフィールド酸化膜を形成して素子形成領域を区
画する工程と、前記素子形成領域の半導体基板表面に第
１のゲート絶縁膜を形成する工程と、第１の導電性膜お
よび耐酸化性の第２のゲート絶縁膜を順次に形成したの
ちパターニングを行ない前記第１の素子形成領域とその
近傍に残存さる工程と、前記第１の導電膜の側面を酸化
して側壁絶縁膜を形成する工程と、第２の導電性膜を堆
積したのちパターニングをおこない前記第１を導電性膜
からなる浮遊ゲート電極および前記第２の導電性膜から
なる制御ゲート電極を形成する工程とを有するというも
のである。
記憶装置の製造方法は、一導電型半導体基板の表面部に
選択的にフィールド酸化膜を形成して素子形成領域を区
画する工程と、前記素子形成領域の半導体基板表面に第
１のゲート絶縁膜を形成する工程と、第１の導電性膜お
よび耐酸化性の第２のゲート絶縁膜を順次に形成したの
ちパターニングを行ない前記第１の素子形成領域とその
近傍に残存さる工程と、前記第１の導電膜の側面を酸化
して側壁絶縁膜を形成する工程と、第２の導電性膜を堆
積したのちパターニングをおこない前記第１を導電性膜
からなる浮遊ゲート電極および前記第２の導電性膜から
なる制御ゲート電極を形成する工程とを有するというも
のである。
【０００７】
【実施例】次に本発明の第１の実施例について図１〜図
２を参照して説明する。
２を参照して説明する。
【０００８】まず、図１（ａ）に示すように、例えばＰ
型シリコンのような一導電型半導体基板１０１の表面に
通常の選択酸化法により、厚いフィールド酸化膜１０２
を形成してＳＧ−ＭＯＳＴ形成領域１０３および通常Ｍ
ＯＳＴ形成領域１０４を区画し、ＳＧ−ＭＯＳＴ形成領
域１０３および通常ＭＯＳＴ形成領域１０４に第１のゲ
ート絶縁層１０５として厚さ２０ｎｍ程度の酸化シリコ
ン膜を形成する。その後、全面にわたり第１のポリシリ
コン膜１０６を形成し、第１のポリシリコン膜１０６に
リンを拡散させる。続いて第１のポリシリコン膜１０６
上にＣＶＤ（化学気相成長）法等で耐酸化性を有する第
２のゲート絶縁膜１０７として例えば厚さ２０ｎｍの窒
化シリコン膜を形成する。
型シリコンのような一導電型半導体基板１０１の表面に
通常の選択酸化法により、厚いフィールド酸化膜１０２
を形成してＳＧ−ＭＯＳＴ形成領域１０３および通常Ｍ
ＯＳＴ形成領域１０４を区画し、ＳＧ−ＭＯＳＴ形成領
域１０３および通常ＭＯＳＴ形成領域１０４に第１のゲ
ート絶縁層１０５として厚さ２０ｎｍ程度の酸化シリコ
ン膜を形成する。その後、全面にわたり第１のポリシリ
コン膜１０６を形成し、第１のポリシリコン膜１０６に
リンを拡散させる。続いて第１のポリシリコン膜１０６
上にＣＶＤ（化学気相成長）法等で耐酸化性を有する第
２のゲート絶縁膜１０７として例えば厚さ２０ｎｍの窒
化シリコン膜を形成する。
【０００９】その後、図１（ｂ）に示すように、リソグ
ラフィー工程を経て、ＳＧ−ＭＯＳＴ形成領域１０３と
そろ近傍にのみ第１のポリシリコン膜１０６と第２のゲ
ート絶縁膜１０７を残すようにエッチングを行なう。
ラフィー工程を経て、ＳＧ−ＭＯＳＴ形成領域１０３と
そろ近傍にのみ第１のポリシリコン膜１０６と第２のゲ
ート絶縁膜１０７を残すようにエッチングを行なう。
【００１０】次に、図１（ｃ）に示すように、熱酸化を
行なうことにより通常ＭＯＳＴ形成領域１０４と、第１
のポリシリコン膜１０６の側壁部にそれぞれ第３のゲー
ト絶縁膜１０９および側壁絶縁膜１０８を形成する。こ
のとき通常ＭＯＳＴ形成領域１０４に厚さ２０ｎｍ程度
の酸化シリコン膜を形成すると、第１のポリシリコン膜
１０６にはリンが拡散されているため、酸化速度が、半
導体基板１０１の１．５倍〜２倍ぐらいあり、第１のポ
リシリコン膜１０６の側壁部には、厚さ３０〜４０ｎｍ
程度の酸化シリコン膜が形成される。
行なうことにより通常ＭＯＳＴ形成領域１０４と、第１
のポリシリコン膜１０６の側壁部にそれぞれ第３のゲー
ト絶縁膜１０９および側壁絶縁膜１０８を形成する。こ
のとき通常ＭＯＳＴ形成領域１０４に厚さ２０ｎｍ程度
の酸化シリコン膜を形成すると、第１のポリシリコン膜
１０６にはリンが拡散されているため、酸化速度が、半
導体基板１０１の１．５倍〜２倍ぐらいあり、第１のポ
リシリコン膜１０６の側壁部には、厚さ３０〜４０ｎｍ
程度の酸化シリコン膜が形成される。
【００１１】次に、図２（ａ）に示すように、全面にわ
たりＭＯＳＴの第２のポリシリコン膜１１０を形成す
る。その後、リソグラフィー工程を利用して第２のポリ
シリコン膜１１０，第２のゲート絶縁膜１０７，第１の
ポリシリコン膜１０６を所定パターンにエッチングを行
なうことにより、図２（ｂ）に示すように、ＳＧ−ＭＯ
ＳＴ形成領域に浮遊ゲート電極１０６ａ，制御ゲート電
極１１０ａを、通常ＭＯＳＴ形成領域１０４にはゲート
電極１１０ｂをそれぞれ形成する。続いて、制御ゲート
電極１１０ａ，ゲート電極１１０ｂをマスクとしてｎ型
不純物をイオン注入してドレイン及びソースとして働く
不純物拡散層を形成する。これにより、ＳＧ−ＭＯＳＴ
と通常ＭＯＳＴが形成される。
たりＭＯＳＴの第２のポリシリコン膜１１０を形成す
る。その後、リソグラフィー工程を利用して第２のポリ
シリコン膜１１０，第２のゲート絶縁膜１０７，第１の
ポリシリコン膜１０６を所定パターンにエッチングを行
なうことにより、図２（ｂ）に示すように、ＳＧ−ＭＯ
ＳＴ形成領域に浮遊ゲート電極１０６ａ，制御ゲート電
極１１０ａを、通常ＭＯＳＴ形成領域１０４にはゲート
電極１１０ｂをそれぞれ形成する。続いて、制御ゲート
電極１１０ａ，ゲート電極１１０ｂをマスクとしてｎ型
不純物をイオン注入してドレイン及びソースとして働く
不純物拡散層を形成する。これにより、ＳＧ−ＭＯＳＴ
と通常ＭＯＳＴが形成される。
【００１２】第２のゲート絶縁膜１０７とは独立に側壁
絶縁膜を厚く形成できるので、書き込み時の電子の散逸
を少なくできる。
絶縁膜を厚く形成できるので、書き込み時の電子の散逸
を少なくできる。
【００１３】次に、本発明の第２の実施例について、図
５，図６を参照して説明する。
５，図６を参照して説明する。
【００１４】まず、図５（ａ）に示すように、例えばＰ
型シリコンのような半導体基板２０１の表面部に通常の
選択酸化法により厚いフィールド酸化膜２０２を形成し
て区画したＳＧ−ＭＯＳＴ形成領域２０３および通常Ｍ
ＯＳＴ形成領域２０４に第１のゲート絶縁膜２０５とし
て厚さ２０ｎｍ程度の酸化シリコン膜を形成する。その
後全面にわたり第１のポリシリコン膜２０６を形成し、
第１のポリシリコン膜２０６にリンを拡散させる。続い
て第１のポリシリコン膜２０６にＣＶＤ法等で耐酸化性
を有する第２のゲート絶縁膜２０６として厚さ２０ｎｍ
の窒化シリコン膜を形成する。その後リソグラフィー工
程を経て、図５（ｂ）に示すようにＳＧ−ＭＯＳＴ形成
領域２０３とその近傍および通常ＭＯＳＴ形成領域２０
４を含む所定領域に第１のポリシリコン膜２０６と第２
のゲート絶縁膜２０７を形成残すようエッチングを行な
う。次に熱酸化を行ない第１のポリシリコン膜２０６の
側面を酸化して厚さ３０〜４０ｎｍの側壁絶縁膜２０８
を形成する。通常ＭＯＳＴ形成領域２０４の方の第１の
ポリシリコン膜２０６にも側壁絶縁膜が形成される。
型シリコンのような半導体基板２０１の表面部に通常の
選択酸化法により厚いフィールド酸化膜２０２を形成し
て区画したＳＧ−ＭＯＳＴ形成領域２０３および通常Ｍ
ＯＳＴ形成領域２０４に第１のゲート絶縁膜２０５とし
て厚さ２０ｎｍ程度の酸化シリコン膜を形成する。その
後全面にわたり第１のポリシリコン膜２０６を形成し、
第１のポリシリコン膜２０６にリンを拡散させる。続い
て第１のポリシリコン膜２０６にＣＶＤ法等で耐酸化性
を有する第２のゲート絶縁膜２０６として厚さ２０ｎｍ
の窒化シリコン膜を形成する。その後リソグラフィー工
程を経て、図５（ｂ）に示すようにＳＧ−ＭＯＳＴ形成
領域２０３とその近傍および通常ＭＯＳＴ形成領域２０
４を含む所定領域に第１のポリシリコン膜２０６と第２
のゲート絶縁膜２０７を形成残すようエッチングを行な
う。次に熱酸化を行ない第１のポリシリコン膜２０６の
側面を酸化して厚さ３０〜４０ｎｍの側壁絶縁膜２０８
を形成する。通常ＭＯＳＴ形成領域２０４の方の第１の
ポリシリコン膜２０６にも側壁絶縁膜が形成される。
【００１５】次に、図６（ａ）に示すように、全面にわ
たり第２のポリシリコン膜２１０を形成する。その後リ
ソグフィー工程を利用して、第２のポリシリコン膜２１
０，第２のゲート絶縁膜２０７，第１のポリシリコン膜
を所定パターンにエッチングを行なうことにより、図６
（ｂ）に示すように、ＳＧ−ＭＯＳＴ形成領域２０３を
横切って配置された浮遊ゲート電極２０６ａ，制御ゲー
ト電極２１０ａを、通常ＭＯＳＴ形成領域２０４通常Ｍ
ＯＳＴ形成領域２０４を横切って配置された通常ＭＯＳ
Ｔのゲート電極２１０ｂを形成する。ゲート電極２１０
ｂ部の第２のポリシリコン膜は、図示のように、除去し
てもよい。続いて、第２のポリシリコン膜（２１０ａ，
２１０ｂ）をマスクとしてｎ型不純物をイオン注入し
て、ドレイン及びソースとして働く不純物拡散層を形成
する。これによりＳＧ−ＭＯＳＴと通常ＭＯＳトランジ
スタ（ＭＯＳＴ）が形成される。
たり第２のポリシリコン膜２１０を形成する。その後リ
ソグフィー工程を利用して、第２のポリシリコン膜２１
０，第２のゲート絶縁膜２０７，第１のポリシリコン膜
を所定パターンにエッチングを行なうことにより、図６
（ｂ）に示すように、ＳＧ−ＭＯＳＴ形成領域２０３を
横切って配置された浮遊ゲート電極２０６ａ，制御ゲー
ト電極２１０ａを、通常ＭＯＳＴ形成領域２０４通常Ｍ
ＯＳＴ形成領域２０４を横切って配置された通常ＭＯＳ
Ｔのゲート電極２１０ｂを形成する。ゲート電極２１０
ｂ部の第２のポリシリコン膜は、図示のように、除去し
てもよい。続いて、第２のポリシリコン膜（２１０ａ，
２１０ｂ）をマスクとしてｎ型不純物をイオン注入し
て、ドレイン及びソースとして働く不純物拡散層を形成
する。これによりＳＧ−ＭＯＳＴと通常ＭＯＳトランジ
スタ（ＭＯＳＴ）が形成される。
【００１６】この実施例では、側壁絶縁膜２０８の形成
が、第２のゲート絶縁膜２０７および通常ＭＯＳＴのゲ
ート絶縁膜の双方と独立に行えるので、一層確実に浮遊
ゲート電極からの電子の散逸を防止できる。
が、第２のゲート絶縁膜２０７および通常ＭＯＳＴのゲ
ート絶縁膜の双方と独立に行えるので、一層確実に浮遊
ゲート電極からの電子の散逸を防止できる。
【００１７】
【発明の効果】以上説明したように従来、スタックゲー
ト型ＭＯＳトランジスタの浮遊ゲート電極の表面及び側
面の絶縁膜は、同時に形成していたので、エッジ部や側
壁部で膜質が悪く、浮遊ゲート電極からの電子の散逸の
原因となっていたのを、本発明によれば、上部と側壁部
の絶縁膜を別々に形成し、側壁部に上部の１．５倍から
２倍の膜厚の絶縁膜を形成することにより、浮遊ゲート
電極からの電子の散逸を減少させることができ、不揮発
性半導体記憶装置の歩留りや信頼性を改善できるという
効果を有する。
ト型ＭＯＳトランジスタの浮遊ゲート電極の表面及び側
面の絶縁膜は、同時に形成していたので、エッジ部や側
壁部で膜質が悪く、浮遊ゲート電極からの電子の散逸の
原因となっていたのを、本発明によれば、上部と側壁部
の絶縁膜を別々に形成し、側壁部に上部の１．５倍から
２倍の膜厚の絶縁膜を形成することにより、浮遊ゲート
電極からの電子の散逸を減少させることができ、不揮発
性半導体記憶装置の歩留りや信頼性を改善できるという
効果を有する。
【図１】本発明の第１の実施例の説明に使用するため
（ａ）〜（ｃ）に分図して示す工程準断面図である。
（ａ）〜（ｃ）に分図して示す工程準断面図である。
【図２】本発明の第１の実施例に使用するため図１に続
いて（ａ），（ｂ）に分図して示す工程順断面図であ
る。
いて（ａ），（ｂ）に分図して示す工程順断面図であ
る。
【図３】従来技術の説明に使用するため（ａ）〜（ｃ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図４】従来技術の説明に使用するため図３に続いて
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図５】本発明の第２の実施例の説明に使用するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図６】本発明の第２の実施例の説明に使用するため図
５に続いて（ａ），（ｂ）に分図して示す工程順断面で
ある。
５に続いて（ａ），（ｂ）に分図して示す工程順断面で
ある。
【図７】ＳＧ−ＭＯＳＴをメモリセルとするセルアレイ
の回路図である。
の回路図である。
１，１０１，２０１ 半導体基板 ２，１０２，２０２ フィールド酸化膜 ３，１０３，２０３ ＳＧ−ＭＯＳＴ形成領域 ４，１０４，２０４ 通常ＭＯＳＴ形成領域 ５，１０５，２０５ 第１のゲート絶縁膜 ６，１０６，２０６ 第１のポリシリコン膜 ６ａ，１０６ａ，２０６ａ 浮遊ゲート電極 ７，１０７，２０７ 第２のゲート絶縁膜 １０８，２０８ 側壁絶縁膜 ９，１０９ 第３のゲート絶縁膜 １０，１１０，２１０ 第２のポリシリコン膜 １０ａ，１１０ａ，２１０ａ 制御ゲート電極 １０ｂ，１１０ｂ，２１０ｂ 通常ＭＯＳＴのゲート
電極
電極
Claims (1)
- 【請求項１】 一導電型半導体基板の表面部に選択的に
フィールド酸化膜を形成して素子形成領域を区画する工
程と、前記素子形成領域の半導体基板表面に第１のゲー
ト絶縁膜を形成する工程と、第１の導電性膜および耐酸
化性の第２のゲート絶縁膜を順次に形成したのちパター
ニングを行ない前記第１の素子形成領域とその近傍に残
存さる工程と、前記第１の導電膜の側面を酸化して側壁
絶縁膜を形成する工程と、第２の導電性膜を堆積したの
ちパターニングを行ない前記第１の導電性膜からなる浮
遊ゲート電極および前記第２の導電性膜からなる制御ゲ
ート電極を形成する工程とを有することを特徴とする不
揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1494292A JPH05218440A (ja) | 1992-01-30 | 1992-01-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1494292A JPH05218440A (ja) | 1992-01-30 | 1992-01-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218440A true JPH05218440A (ja) | 1993-08-27 |
Family
ID=11875019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1494292A Pending JPH05218440A (ja) | 1992-01-30 | 1992-01-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218440A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7329577B2 (en) | 2004-01-22 | 2008-02-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing nonvolatile semiconductor storage device |
| US7382015B2 (en) | 1999-12-09 | 2008-06-03 | Kabushiki Kaisha Toshiba | Semiconductor device including an element isolation portion having a recess |
-
1992
- 1992-01-30 JP JP1494292A patent/JPH05218440A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382015B2 (en) | 1999-12-09 | 2008-06-03 | Kabushiki Kaisha Toshiba | Semiconductor device including an element isolation portion having a recess |
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