JPH01257373A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に二層ゲート
ＭＯ３型電界効果トランジスタをメモリセルとして用い
た不揮発性半導体記憶装置の製造方法に関する。

〔従来の技術〕

近年、ＩＣの大集積化が著しく進み、ＭＯ３型トランジ
スタも益々微細化されてきている。ところが、ＭｏＳト
ランジスタのゲート寸法の微細化、ゲート絶縁膜の薄膜
化に伴い、ホット・キャリア注入によるＭＯＳトランジ
スタの劣化という問題が益々大きくなってきた。この対
策の一つとしてＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐ
ｅｄ　Ｄｒａｉｎ）という方法が現在広く行われている
。現時点での最も一般的なＬＤＤの形成法を述べると、
基板上にゲート絶縁膜を介してゲート電極を設けた後、
このゲート電極をマスクとして不純物を導入して浅い拡
散層を形成し、次に基板上全面に絶縁膜を堆積し、適度
な異方性のエツチングを行ってゲート電極の側面に側壁
絶縁膜を形成した後、これらをマスクとしてソース・ド
レイン領域を形成するというものである。この方法によ
りＭＯＳトランジスタの対ホット・キャリア耐性は大幅
に向上する。

しかしながら、二層ゲート・トランジスタで構成さるＥ
ＦＲＯＭセルをＬＤＤ構造にすると、書込速度が著しく
遅くなることが知られている。

従って、ＥＰＲＯＭセルアレイ及び周辺回路を含む半導
体装置の製造においては、周辺回路部のトランジスタは
ＬＤＤ構造に、一方、ＥＦＲＯＭセルトランジスタは通
常の構造にする必要がある。

すなわち、周辺トランジスタのゲート電極だけに側壁絶
縁膜を形成する必要がある。

従来の二層ゲー１−　Ｍ　ＯＳ型半導体装置の製造方法
を図面を用いて説明する。

第３図（ａ）〜ｌ）は従来の二層ゲートＭＯ８型半導体
装置の製造方法を説明するための工程順に示した半導体
チップの断面図である。

まず、第３図（ａ）に示すように、ｐ型半導体基板１上
に通常のＬＯＣＯ３法を用いてフィールド酸化膜２、第
１のゲート酸化膜３を形成する。

次に、第３図（ｂ）に示すように、メモリセルアレイ領
域４（後にセルアレイが形成されるべき領域）の所定の
位置に第１の多結晶シリコン層５ａを形成する０次に、
周辺回路領域６のゲート酸化膜を除去する。

次に、第３図（ｃ）に示すように、第１の多結晶シリコ
ン層５ａの上及び周辺回路領域、６のゲート酸化膜を除
去した領域に第２のゲート酸化膜７を形成する９次に、
基板上全面に第２の多結晶シリコン層８ａを形成し、さ
らにその上に熱酸化膜９を形成する。

次に、第３図（ｄ）に示すように、ホトレジス）−１０
を所定の位置に形成し、それらをマスクとして熱酸化膜
９、第２の多結晶シリコン層８ａ、第２のゲート酸化膜
７をエツチング除去してゲート電極８を形成する。

次に、第３図（ｅ）に示すように、ホトレジスト１０を
除去し、新たに周辺回路領域を覆うホトレジスト１１を
形成し、熱酸化膜９をマスクとして第１の多結晶シリコ
ン層５ａをエツチング除去してゲート電極５を形成する
ことによって、メモリセルアレイ領域に二層ゲート構造
を形成する。

次に、第３図（ｆ）に示すように、ホトレジスト１１を
除去し、例えばリンのイオン注入を行って、浅いｎ型拡
散層１２を形成し、次に基板全面に酸化膜１３を気相成
長法により堆積する。

次に、第３図（ｇ）に示すように、酸化膜１３を適度な
異方性エツチングを行うことによりゲートの側面部に側
壁絶縁膜１４を形成し、かつその他の部分の酸化膜１３
は除去する。

次に、第３図（ｈ）に示すように、周辺回路領域６をホ
トレジスト１５で覆い、メモリセルアレイ領域４の側壁
絶縁膜をエツチング除去する。次に、第３　Ｖ　（ｉ　
）に示すように、ホトレジスト１５を除去し、例えばヒ
素のイオン注入を行い、ソース・ドレイン領域１６を形
成する。この時、周辺回路領域５だけに側壁絶縁膜があ
るためメモリセルアレイ領域４のトランジスタは、通常
のソース・トレイン構造に、そして周辺回路領域６のト
ランジスタはＬＤＤ構造となる。その後、基板上全面に
層間絶縁膜１７を形成する。

次に−、第３図（ｊ）な示すように、コンタクト孔をあ
け、アルミニウム等で金属電極１８を形成する。

〔発明が解決しようとする課題〕 上述した従来の製造方法では周辺回路領域のゲートだけ
に側壁絶縁膜を形成するという目的のため、−度、全部
のゲートに側壁絶縁膜を形成した後、メモリセルのゲー
ト電極の側壁絶縁膜を除去するという方法をとっている
ので、その分の目合せ工程が必要であり、そのため製造
プロセスが長く複雑になるという欠点がある。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板上にメモ
リセルアレイ領域と周辺回路領域の各素子領域を区画す
るフィールド絶縁膜を形成する工程と、前記素子領域に
第１のゲート絶縁膜を形成する工程と、前記メモリセル
アレイ領域の所定の位置に第一の多結晶シリコン層を形
成する工程と、前記周辺回路領域の第１のゲート絶縁膜
を除去する工程と、第１の多結晶シリコン層上及び周辺
回路領域の第１のゲート絶縁膜を除去した前記周辺回路
領域の前記半導体基板上に第２のゲート絶縁膜を形成す
る工程と、前記半導体基板全面に第２の多結晶シリコン
層を形成する工程と、前記周辺回路領域の所定の位置に
第２の多結晶シリコン層からなる一層のゲートを形成す
る工程と、前記半導体基板全面に絶縁膜を堆積せしめ前
記半導体基板にほぼ垂直にエツチングガスを入射してド
ライエツチングを行って前記一層のゲート電極の側面及
びその近傍のみを覆う如く側壁絶縁膜を形成する工程と
、メモリセルアレイ領域の所定の位置に第２の多結晶シ
リコン層及び第１の多結晶シリコン層からなる二層構造
のゲート電極を形成する工程とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。

まず−、第１図（ａ）に示すように、ｐ型半導体基板１
の上に通常のＬＯＣＯ３法によりフィールド酸化膜２、
第１のゲート酸化膜３を形成する。

次に、メモリセルアレイ領域４（後にメモリセルが形成
されるべき領域〉の所定の位置に第１の多結晶シリコン
層５ａを形成し、その後、周辺回路領域６のゲート酸化
膜３を除去する。

次に、第１図（ｂ）に示すように、第１の多結晶シリコ
ン層５ａ上及び周辺回路領域６のゲート酸化膜を除去し
た領域に第２のゲート酸化膜７を形成する。さらに、基
板上全面に第２の多結晶シリコン層８ａを形成する。

次に、第１図（ｃ）に示すように、ホトレジスト１１を
所定の位置に形成し、これらをマスクとして第２の多結
晶シリコン層８ａをエツチングし、周辺回路領域におい
てはゲート電極８を形成し、メモリセルアレイ領域４に
おいては全面に亘って第２の多結晶シリコン層８ｂを残
す。

次に、第１図（ｄ）に示すようにイオン注入法によりｎ
型不純物を導入して周辺回路領域に浅いｎ型領域１２を
形成する。次に、基板全面に酸化膜１３を気相成長法に
より堆積する。

次に、第１図（ｅ）に示すように、適度な時間の異方性
エツチングにより、周辺回路のゲート電極８に酸化物の
側壁絶縁膜１４を形成し、かつ他の部分の酸化膜１３を
除去する。但し、この時メモリセルアレイ領域４と周辺
回路領域６との境界の部分の第２の多結晶シリコン層の
側面にも側壁絶縁膜１４が形成される。

次に、第１図（ｆ）に示すように、ホトレジスト１５を
周辺回路領域６全体上とメモリセルアレイ領域４の所定
の位置に形成し、これをマスクに第２の多結晶シリコン
Ｍ８ｂ、第２のゲート酸化膜７、第１の多結晶シリコン
層５ａを順次エツチング除去してゲート電極５．８を形
成し、二層ゲート構造とする。このとき、側壁絶縁膜の
残膜１４ａがフィールド酸化膜２上に残るが、影響はな
い。

次に、第１図（ｇ）に示ずように、ホトレジスト１５を
除去する。周辺回路領域６のゲート電極８には側壁絶縁
膜１４が形成されており、メモリセルアレイ領域４のゲ
ート電極５．８には側壁絶縁膜はない。これらのゲート
電極をマスクとしてヒ素のイオン注入を行い、ソース・
ドレイン領域１６を形成する。この結果、メモリセルア
レイ領域４のトランジスタは通常のソース・トレイン構
造に、そして周辺回路領域６のトランジスタはＬＤＤ構
造となる。その後、基板上全面に層間絶縁膜１７を形成
する。

次に、第１図（ｈ）に示すように、層間絶縁膜１７にコ
ンタクト孔をあけ、アルミニウム等の金属電極１８を形
成する。

第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。

第２図（ａ）に示すように、第１の実施例の第１図（ｃ
）に相当する工程までは第１の実施例と同様に行う。

次に、第２図（ｂ）に示すように、ホトレジスト１１を
除去し、基板全面に気相成長法により酸化膜１３を形成
する。

次に、第２図（Ｃ）に示すように、異方性エツチングに
より、酸化膜１３をエツチングして側壁絶縁膜１４を形
成するが、この時第１の実施例の場合よりもエツチング
時間を長くして、ゲート電極よりも低い側壁絶縁膜１４
ｂを形成する。

次に、第２図（ｄ）に示すように、ｎ型不純物をイオン
注入するが、この時、イオン注入エネルギーはゲート電
極は突抜けず側壁絶縁膜１４ｂを丁度突接ける程度とし
てソース・ドレイン領域１６を形成する。その結果、Ｌ
ＤＤ構造のトランジスタが形成される。これより後は第
１の実施例と同じに行う。

第２の実施例では第１の実施例で行っていた浅にｎ型領
域形成のためのイオン注入を行わなくてよいので、工程
を更に短縮できるという利点がある。

〔発明の効果〕

以上説明したように、本発明は第２の多結晶シリコン層
を基板上に形成した後まず周辺回路領域のゲート電極だ
けを形成しメモリセルアレイ領域の第２多結晶シリコン
層は全面に残しておき、その上に基板全面に酸化膜を堆
積して異方性のエツチングを行って周辺回路領域のゲー
ト電極に側壁絶縁膜を形成し、その後、周辺回路領域は
マスクしてメモリセルアレイ領域に二層ゲートを形成す
ることにより周辺回路領域のゲート電極のみに側壁絶縁
膜を形成するので、従来の製造方法では必要であったメ
モリセルアレイ領域の側壁絶縁膜だけを除去するための
目合せ工程が不要となり、全体の製造工程を短くできる
という効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程に示した半導体チップの断面図、第２図（
ａ）〜（ｄ）は本発明の第２の実施例を説明するための
工程順に示した半導体チップの断面図、第３図（ａ）〜
（ｊ）は従来の二層ゲートＭＯ８型半導体装置の製造方
法を説明するための工程順に示した半導体チップの断面
図である。 １・・・ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・第１のゲート酸化膜、４・・・メモリセルアレ
イ領域、５・・・ゲート電極、５ａ・・・第１の多結晶
シリコン層、６・・・周辺回路領域、７・・・第２のゲ
ート酸化膜、８・・・ゲート電極、８ａ、８ｂ・・・第
２の多結晶シリコン層、９・・・熱酸化膜、１０．１１
・・・ホトレジスト、１２・・・ｎ型領域、１３・・・
酸化膜、１４．１４ａ、１４ｂ・・・側壁絶縁膜、１５
・・・ホトレジスト、１６・・・ソース・ドレイン領域
、１７・・・層間絶縁膜、１８・・・金属電極。 代理人　弁理士　　内　原　　晋 へ　　　　　　　　　　　　　　　箋 リ　　　　　　　　　　　　　　　　　　　　　　　　
　　）ζ−＼− （ヘ リ） ヘ　　　　　　　　　　　　　　　へ り　　　　　　　　　　　　　　　） リ　　　　　　　　　　　　　嚇さ

Claims (1)

【特許請求の範囲】
1. 　半導体基板にメモリセルアレイ領域と周辺回路領域の
   各素子領域を区画するフィールド絶縁膜を形成する工程
   と、前記素子領域に第１のゲート絶縁膜を形成する工程
   と、前記メモリセルアレイ領域の所定の位置の前記第１
   のゲート絶縁膜上に第１の多結晶シリコン層を形成する
   工程と、前記周辺回路領域の前記第１のゲート絶縁膜を
   除去する工程と、前記第１の多結晶シリコン層上及び前
   記第１のゲート絶縁膜を除去した前記周辺回路領域の半
   導体基板上に第２のゲート絶縁膜を形成する工程と、前
   記半導体基板全面に第２の多結晶シリコン層を形成する
   工程と、前記周辺回路領域の所定の位置に前記第２の多
   結晶シリコン層からなる一層のゲート電極を形成する工
   程と、前記半導体基板全面に絶縁膜を堆積せしめ前記半
   導体基板にほぼ垂直にエッチングガスを入射せしめて、
   前記絶縁膜のドライエッチングを行って前記一層のゲー
   ト電極の側面及びその近傍のみを覆う如く側壁絶縁膜を
   形成する工程と、メモリセルアレイ領域の所定の位置に
   前記第２の多結晶シリコン層及び前記第１の多結晶シリ
   コン層からなる二層構造のゲート電極を形成する工程を
   含むことを特徴とする半導体装置の製造方法。