JP2701332B2 - 浮遊ゲート型不揮発性半導体記憶装置の製造方法 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置の製造方法Info
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- JP2701332B2 JP2701332B2 JP63170618A JP17061888A JP2701332B2 JP 2701332 B2 JP2701332 B2 JP 2701332B2 JP 63170618 A JP63170618 A JP 63170618A JP 17061888 A JP17061888 A JP 17061888A JP 2701332 B2 JP2701332 B2 JP 2701332B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に浮遊
ゲート型不揮発性半導体性記憶装置の製造方法に関す
る。
ゲート型不揮発性半導体性記憶装置の製造方法に関す
る。
第３図（ａ）及び（ｂ）はそれぞれ従来の浮遊ゲート
型不揮発性半導体記憶装置の記憶セルの要部を示す平面
図およびそのＢ−Ｂ′断面図で、記憶トランジスタ２お
よび選択トランジスタ３は、例えば、Ｐ型シリコン基板
１上に一つのｎ型拡散層４を共用し互いに隣接して形成
される。この場合、記憶トランジスタ２のトンネル注入
領域８は選択トランジスタ３と共用する一つのｎ型拡散
層４上のゲート絶縁膜５と等しい膜厚のシリコン酸化膜
を開口して設けられ、また、浮遊ゲート電極９および制
御ゲート電極10も同じようにゲート絶縁膜５と等しい膜
厚のシリコン酸化膜を介して２つのｎ型拡散層４および
６上を渡るように形成される。ここで、７は選択トラン
ジスタ３の他方のｎ型拡散層、11は浮遊ゲート電極９と
制御ゲート電極10を絶縁する絶縁膜、12は選択トランジ
スタの選択ゲート電極、13,14はアルミ電極配線、15お
よび16はチャネル・ストッパーおよびフィールド絶縁
膜、また、17は層間絶縁膜をそれぞれ示す。
型不揮発性半導体記憶装置の記憶セルの要部を示す平面
図およびそのＢ−Ｂ′断面図で、記憶トランジスタ２お
よび選択トランジスタ３は、例えば、Ｐ型シリコン基板
１上に一つのｎ型拡散層４を共用し互いに隣接して形成
される。この場合、記憶トランジスタ２のトンネル注入
領域８は選択トランジスタ３と共用する一つのｎ型拡散
層４上のゲート絶縁膜５と等しい膜厚のシリコン酸化膜
を開口して設けられ、また、浮遊ゲート電極９および制
御ゲート電極10も同じようにゲート絶縁膜５と等しい膜
厚のシリコン酸化膜を介して２つのｎ型拡散層４および
６上を渡るように形成される。ここで、７は選択トラン
ジスタ３の他方のｎ型拡散層、11は浮遊ゲート電極９と
制御ゲート電極10を絶縁する絶縁膜、12は選択トランジ
スタの選択ゲート電極、13,14はアルミ電極配線、15お
よび16はチャネル・ストッパーおよびフィールド絶縁
膜、また、17は層間絶縁膜をそれぞれ示す。
しかしながら、かかる構造の従来の浮遊ゲート型不揮
発性半導体記憶装置は、トンネル注入領域８をｎ型拡散
層４上に自己整合的手段では形成することができず、ｎ
型拡散層４の形成とトンネル注入領域８の開口にはそれ
ぞれ独立のマスクが使用される為、ｎ型拡散層４に対す
る位置合せマージンＬを大きく設定しなければならなく
なり、浮遊ゲート電極９とｎ型拡散層４との対向面積を
大きくして容量を増大せしめるようになる。通常、浮遊
ゲート型不揮発性半導体記憶装置においては、浮遊ゲー
ト電極と制御ゲート電極との間の容量と浮遊ゲート電極
とそのｎ型拡散層との間の容量との比で記憶セルの動作
速度が決定されるので、このように浮遊ゲート電極９と
ｎ型拡散層４との間の容量を増大させる構造は好ましく
ない。
発性半導体記憶装置は、トンネル注入領域８をｎ型拡散
層４上に自己整合的手段では形成することができず、ｎ
型拡散層４の形成とトンネル注入領域８の開口にはそれ
ぞれ独立のマスクが使用される為、ｎ型拡散層４に対す
る位置合せマージンＬを大きく設定しなければならなく
なり、浮遊ゲート電極９とｎ型拡散層４との対向面積を
大きくして容量を増大せしめるようになる。通常、浮遊
ゲート型不揮発性半導体記憶装置においては、浮遊ゲー
ト電極と制御ゲート電極との間の容量と浮遊ゲート電極
とそのｎ型拡散層との間の容量との比で記憶セルの動作
速度が決定されるので、このように浮遊ゲート電極９と
ｎ型拡散層４との間の容量を増大させる構造は好ましく
ない。
本発明の目的は、上記の情況に鑑み、記憶トランジス
タの浮遊ゲート電極・拡散層間容量の低減化をはかり得
る構造を備えた浮遊ゲート型不揮発性半導体記憶装置の
製造方法を提供することである。
タの浮遊ゲート電極・拡散層間容量の低減化をはかり得
る構造を備えた浮遊ゲート型不揮発性半導体記憶装置の
製造方法を提供することである。
本発明の浮遊ゲート型不揮発性半導体記憶装置の製造
方法は、一導電型のシリコン基板上に形成した１対の逆
導電型拡散層と、前記１対の逆導電型拡散層のうちの一
方の拡散層上であって厚いシリコン酸化膜が取り囲み規
定する島状領域内に形成したトンネル注入用の薄いシリ
コン酸化膜と、浮遊ゲート電極および制御ゲート電極
と、を有する浮遊ゲート型不揮発性記憶トランジスタの
製造工程において、 前記シリコン基板上の所定の領域に耐酸化性のある絶
縁膜マスクをパターニングして形成する工程と、前記絶
縁膜マスクをマスクにして逆導電型の不純物をイオン注
入する工程と、前記絶縁膜マスクを熱酸化マスクに用い
て前記シリコン基板表面を熱酸化し前記厚いシリコン酸
化膜を形成するとともに前記厚いシリコン酸化膜下のシ
リコン基板および前記厚いシリコン酸化膜で取り囲み規
定する島状領域のシリコン基板上に前記逆導電型拡散層
を形成する工程と、 前記絶縁膜マスクを除去した後、前記厚いシリコン酸
化膜が取り囲み規定する島状領域に薄いシリコン酸化膜
を形成する工程とを含む。
方法は、一導電型のシリコン基板上に形成した１対の逆
導電型拡散層と、前記１対の逆導電型拡散層のうちの一
方の拡散層上であって厚いシリコン酸化膜が取り囲み規
定する島状領域内に形成したトンネル注入用の薄いシリ
コン酸化膜と、浮遊ゲート電極および制御ゲート電極
と、を有する浮遊ゲート型不揮発性記憶トランジスタの
製造工程において、 前記シリコン基板上の所定の領域に耐酸化性のある絶
縁膜マスクをパターニングして形成する工程と、前記絶
縁膜マスクをマスクにして逆導電型の不純物をイオン注
入する工程と、前記絶縁膜マスクを熱酸化マスクに用い
て前記シリコン基板表面を熱酸化し前記厚いシリコン酸
化膜を形成するとともに前記厚いシリコン酸化膜下のシ
リコン基板および前記厚いシリコン酸化膜で取り囲み規
定する島状領域のシリコン基板上に前記逆導電型拡散層
を形成する工程と、 前記絶縁膜マスクを除去した後、前記厚いシリコン酸
化膜が取り囲み規定する島状領域に薄いシリコン酸化膜
を形成する工程とを含む。
以下図面を参照して本発明を詳細に説明する。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例
を説明するための記憶セルの要部平面図及びそのＡ−
Ａ′断面図である。本実施例によれば、本発明によって
形成される浮遊ゲート型不揮発性半導体記憶装置は、Ｐ
型シリコン基板１と、このＰ型シリコン基板１上に互い
に離間して形成される２つのｎ型拡散層４および６の一
方のｎ型拡散層４上に、トンネル注入領域８を厚いシリ
コン酸化膜18aが取囲み規定する島状領域内に設けると
共に、他方のｎ型拡散層６上にも部分的に厚いシリコン
酸化膜18bを形成し、これら２つの厚いシリコン酸化膜1
8a,18bと重ね合わすように浮遊ゲート電極９および制御
ゲート電極10をトンネル注入領域８を含む２つのｎ型拡
散層４および６間に設けた記憶トランジスタ２と、一方
のｎ型拡散層４を共用して記憶トランジスタ２に隣接し
て設けられる選択トランジスタ３とを含むようになる。
ここで、５は記憶トランジスタ２および選択トランジス
タ３それぞれのゲート絶縁膜、７および12はそれぞれ選
択トランジスタ３の他方のｎ型拡散層および選択ゲート
電極、11は記憶トランジスタ２の浮遊ゲート電極９と制
御ゲート電極10との間に介在される絶縁膜、13および14
は記憶トランジスタ２および選択トランジスタ３それぞ
れのアルミ電極配線、15および16はそれぞれチャネル・
ストッパーおよびフィールド絶縁膜、17は層間絶縁膜、
また19はｎ型拡散層４および６の端部と重なるようにそ
れぞれ設けられたｎ型拡散層である。
を説明するための記憶セルの要部平面図及びそのＡ−
Ａ′断面図である。本実施例によれば、本発明によって
形成される浮遊ゲート型不揮発性半導体記憶装置は、Ｐ
型シリコン基板１と、このＰ型シリコン基板１上に互い
に離間して形成される２つのｎ型拡散層４および６の一
方のｎ型拡散層４上に、トンネル注入領域８を厚いシリ
コン酸化膜18aが取囲み規定する島状領域内に設けると
共に、他方のｎ型拡散層６上にも部分的に厚いシリコン
酸化膜18bを形成し、これら２つの厚いシリコン酸化膜1
8a,18bと重ね合わすように浮遊ゲート電極９および制御
ゲート電極10をトンネル注入領域８を含む２つのｎ型拡
散層４および６間に設けた記憶トランジスタ２と、一方
のｎ型拡散層４を共用して記憶トランジスタ２に隣接し
て設けられる選択トランジスタ３とを含むようになる。
ここで、５は記憶トランジスタ２および選択トランジス
タ３それぞれのゲート絶縁膜、７および12はそれぞれ選
択トランジスタ３の他方のｎ型拡散層および選択ゲート
電極、11は記憶トランジスタ２の浮遊ゲート電極９と制
御ゲート電極10との間に介在される絶縁膜、13および14
は記憶トランジスタ２および選択トランジスタ３それぞ
れのアルミ電極配線、15および16はそれぞれチャネル・
ストッパーおよびフィールド絶縁膜、17は層間絶縁膜、
また19はｎ型拡散層４および６の端部と重なるようにそ
れぞれ設けられたｎ型拡散層である。
このように、本発明により形成される浮遊ゲート型不
揮発性半導体記憶装置は、トンネル注入領域を厚いシリ
コン酸化膜で取囲まれた規定位置の島状領域内に形成
し、また、浮遊ゲート電極および制御ゲート電極を同じ
く厚いシリコン酸化膜を介してｎ型拡散層上に設けた構
造の記憶トランジスタを有する。記憶トランジスタをか
かる構造に設定すると、トンネル注入領域を厚いシリコ
ン酸化膜の壁を利用して自己整合的に形成することがで
き、下部の拡散層に位置合わせマージン分の余裕長を設
定する必要がなくなるので、浮遊ゲート電極と拡散層と
の対向面積が小さくなり、同時に容量成分を減少せしめ
得るようになる。すなわち、浮遊ゲート電極・制御ゲー
ト間容量と浮遊ゲート・拡散層間容量との比率を大幅に
高めて記憶セルの動作速度を格段に向上せしめ得るよう
になる。かかる構造上の利点は基本的には従来法との製
法上の違いから生じているので以下これを明らかにす
る。
揮発性半導体記憶装置は、トンネル注入領域を厚いシリ
コン酸化膜で取囲まれた規定位置の島状領域内に形成
し、また、浮遊ゲート電極および制御ゲート電極を同じ
く厚いシリコン酸化膜を介してｎ型拡散層上に設けた構
造の記憶トランジスタを有する。記憶トランジスタをか
かる構造に設定すると、トンネル注入領域を厚いシリコ
ン酸化膜の壁を利用して自己整合的に形成することがで
き、下部の拡散層に位置合わせマージン分の余裕長を設
定する必要がなくなるので、浮遊ゲート電極と拡散層と
の対向面積が小さくなり、同時に容量成分を減少せしめ
得るようになる。すなわち、浮遊ゲート電極・制御ゲー
ト間容量と浮遊ゲート・拡散層間容量との比率を大幅に
高めて記憶セルの動作速度を格段に向上せしめ得るよう
になる。かかる構造上の利点は基本的には従来法との製
法上の違いから生じているので以下これを明らかにす
る。
第２図（ａ）〜（ｆ）は本発明の上記実施例の製造方
法の一つを示す工程順序図である。こ製造方法によれ
ば、一主面にシリコン酸化膜20を形成し、素子領域をチ
ャネル・ストッパー15およびフィールド絶縁膜16で取囲
んだＰ型シリコン基板１をまず準備し、ついでこの基板
１の全面にシリコン窒化膜21を化学気相成長法（CVD
法）等により厚さ500〜5000Å程度被着させ、フォトレ
ジスト22をマスクとしてシリコン窒化膜21を選択的にプ
ラズマ・エッチング法で除去する。このエッチング工程
は記憶トランジスタ２のｎ型拡散層を形成するために行
うものであって、トンネル注入領域８を形成すべき領域
上にシリコン窒化膜21を残した状態でｎ型不純物（例え
ば燐またはヒ素）がイオン注入される〔第２図（ａ）参
照〕。つぎにフォトレジスト22を除去しシリコン窒化膜
21のパターンをマスクとする熱酸化を行い、注入イオン
を深く押込んでｎ型拡散層４および６を形成すると共に
この拡散層上に厚さ100〜8000Åの厚いシリコン酸化膜1
8aおよび18bをそれぞれ形成する〔第２図（ｂ）参
照〕。ここで、不要となったシリコン窒化膜21およびシ
リコン酸化膜20を順次除去し、再び熱酸化法を用いて厚
さ200〜800Åのゲート絶縁膜５を形成した後、フォトレ
ジスト23をマスクに厚いシリコン酸化膜18aが取囲むｎ
型拡散層４の島状領域上からゲート絶縁膜５を取除く
〔第２図（ｃ）参照〕。ついで、フォトレジスト23を除
去し、熱酸化法を用いてこのｎ型拡散層４上の島状領域
内にトンネル注入領域８の薄いシリコン酸化膜８′を自
己整合的に形成し、更にこの薄いシリコン酸化膜８′と
厚いシリコン酸化膜18a,18bを共に覆うように浮遊ゲー
ト電極９を多結晶シリコン層のパターニングによって形
成する〔第２図（ｄ）参照〕。つぎに浮遊ゲート電極９
の全面を絶縁膜11で被覆した後、制御ゲート電極10を選
択トランジスタ３の選択ゲート電極12と共にそれぞれ多
結晶シリコン材を用いて形成し〔第２図（ｅ）参照〕、
最後に選択ゲート電極12、制御ゲート電極10およびフィ
ールド絶縁膜16をそれぞれマスクとしてｎ型不純物（例
えば、燐またはヒ素）をイオン注入しｎ型拡散層７及び
19をそれぞれ形成すれば〔第２図（ｆ）参照〕、第１図
（ａ），（ｂ）と同じ構造をもつ浮遊ゲート型不揮発性
半導体記憶装置の記憶セルを得る。
法の一つを示す工程順序図である。こ製造方法によれ
ば、一主面にシリコン酸化膜20を形成し、素子領域をチ
ャネル・ストッパー15およびフィールド絶縁膜16で取囲
んだＰ型シリコン基板１をまず準備し、ついでこの基板
１の全面にシリコン窒化膜21を化学気相成長法（CVD
法）等により厚さ500〜5000Å程度被着させ、フォトレ
ジスト22をマスクとしてシリコン窒化膜21を選択的にプ
ラズマ・エッチング法で除去する。このエッチング工程
は記憶トランジスタ２のｎ型拡散層を形成するために行
うものであって、トンネル注入領域８を形成すべき領域
上にシリコン窒化膜21を残した状態でｎ型不純物（例え
ば燐またはヒ素）がイオン注入される〔第２図（ａ）参
照〕。つぎにフォトレジスト22を除去しシリコン窒化膜
21のパターンをマスクとする熱酸化を行い、注入イオン
を深く押込んでｎ型拡散層４および６を形成すると共に
この拡散層上に厚さ100〜8000Åの厚いシリコン酸化膜1
8aおよび18bをそれぞれ形成する〔第２図（ｂ）参
照〕。ここで、不要となったシリコン窒化膜21およびシ
リコン酸化膜20を順次除去し、再び熱酸化法を用いて厚
さ200〜800Åのゲート絶縁膜５を形成した後、フォトレ
ジスト23をマスクに厚いシリコン酸化膜18aが取囲むｎ
型拡散層４の島状領域上からゲート絶縁膜５を取除く
〔第２図（ｃ）参照〕。ついで、フォトレジスト23を除
去し、熱酸化法を用いてこのｎ型拡散層４上の島状領域
内にトンネル注入領域８の薄いシリコン酸化膜８′を自
己整合的に形成し、更にこの薄いシリコン酸化膜８′と
厚いシリコン酸化膜18a,18bを共に覆うように浮遊ゲー
ト電極９を多結晶シリコン層のパターニングによって形
成する〔第２図（ｄ）参照〕。つぎに浮遊ゲート電極９
の全面を絶縁膜11で被覆した後、制御ゲート電極10を選
択トランジスタ３の選択ゲート電極12と共にそれぞれ多
結晶シリコン材を用いて形成し〔第２図（ｅ）参照〕、
最後に選択ゲート電極12、制御ゲート電極10およびフィ
ールド絶縁膜16をそれぞれマスクとしてｎ型不純物（例
えば、燐またはヒ素）をイオン注入しｎ型拡散層７及び
19をそれぞれ形成すれば〔第２図（ｆ）参照〕、第１図
（ａ），（ｂ）と同じ構造をもつ浮遊ゲート型不揮発性
半導体記憶装置の記憶セルを得る。
以上詳細に説明したように、本発明によれば、記憶ト
ランジスタのトンネル注入領域が拡散層に対して自己整
合的に形成出来るので、拡散層に位置合せ余裕長を設け
る必要がなく、従って、浮遊ゲート電極と拡散層の対向
面積を縮小して浮遊ゲート電極と拡散層間の容量を格段
に減らすことができる。また、トンネル注入領域周辺の
拡散層上には厚い絶縁膜が形成されている為、従来より
更に浮遊ゲート電極と拡散層間の容量が減少する。従っ
て、記憶トランジスタの構造が小さくなると共に更にそ
の記憶性能を改善することができる。すなわち、本発明
を実行すれば装置の小型化と性能向上を同時に実現する
ことが可能である。
ランジスタのトンネル注入領域が拡散層に対して自己整
合的に形成出来るので、拡散層に位置合せ余裕長を設け
る必要がなく、従って、浮遊ゲート電極と拡散層の対向
面積を縮小して浮遊ゲート電極と拡散層間の容量を格段
に減らすことができる。また、トンネル注入領域周辺の
拡散層上には厚い絶縁膜が形成されている為、従来より
更に浮遊ゲート電極と拡散層間の容量が減少する。従っ
て、記憶トランジスタの構造が小さくなると共に更にそ
の記憶性能を改善することができる。すなわち、本発明
を実行すれば装置の小型化と性能向上を同時に実現する
ことが可能である。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例を
説明するための記憶セルの要部平面図及びそのＡ−Ａ′
断面図、第２図（ａ）〜（ｆ）は本発明の上記実施例の
一つを示す工程順序図、第３図（ａ）及び（ｂ）は従来
の浮遊ゲート型不揮発性半導体記憶装置の記憶セルの要
部を示す平面図およびそのＢ−Ｂ′断面図である。 １……Ｐ型シリコン基板、２……記憶トランジスタ、３
……選択トランジスタ、4,6,7,19……ｎ型拡散層、５…
…ゲート絶縁膜、８……トンネル注入領域、８′……ト
ンネル注入領域の薄いシリコン酸化膜、９……浮遊ゲー
ト電極、10……制御ゲート電極、11……絶縁膜、12……
選択ゲート電極、13,14……アルミ電極配線、15……チ
ャネル・ストッパー、16……フィールド絶縁膜、17……
層間絶縁膜、18a,18b……厚いシリコン酸化膜、20,22,2
3……フォトレジスト、21……シリコン窒化膜。
説明するための記憶セルの要部平面図及びそのＡ−Ａ′
断面図、第２図（ａ）〜（ｆ）は本発明の上記実施例の
一つを示す工程順序図、第３図（ａ）及び（ｂ）は従来
の浮遊ゲート型不揮発性半導体記憶装置の記憶セルの要
部を示す平面図およびそのＢ−Ｂ′断面図である。 １……Ｐ型シリコン基板、２……記憶トランジスタ、３
……選択トランジスタ、4,6,7,19……ｎ型拡散層、５…
…ゲート絶縁膜、８……トンネル注入領域、８′……ト
ンネル注入領域の薄いシリコン酸化膜、９……浮遊ゲー
ト電極、10……制御ゲート電極、11……絶縁膜、12……
選択ゲート電極、13,14……アルミ電極配線、15……チ
ャネル・ストッパー、16……フィールド絶縁膜、17……
層間絶縁膜、18a,18b……厚いシリコン酸化膜、20,22,2
3……フォトレジスト、21……シリコン窒化膜。
Claims (1)
- 【請求項１】一導電型のシリコン基板上に形成した１対
の逆導電型拡散層と、前記１対の逆導電型拡散層のうち
の一方の拡散層上であって厚いシリコン酸化膜が取り囲
み規定する島状領域内に形成したトンネル注入用の薄い
シリコン酸化膜と、浮遊ゲート電極および制御ゲート電
極と、を有する浮遊ゲート型不揮発性記憶トランジスタ
の製造工程において、 前記シリコン基板上の所定の領域に耐酸化性のある絶縁
膜マスクをパターニングして形成する工程と、前記絶縁
膜マスクをマスクにして逆導電型の不純物をイオン注入
する工程と、前記絶縁膜マスクを熱酸化マスクに用いて
前記シリコン基板表面を熱酸化し前記厚いシリコン酸化
膜を形成するとともに前記厚いシリコン酸化膜下のシリ
コン基板および前記厚いシリコン酸化膜で取り囲み規定
する島状領域のシリコン基板上に前記逆導電型拡散層を
形成する工程と、 前記絶縁膜マスクを除去した後、前記厚いシリコン酸化
膜が取り囲み規定する島状領域に薄いシリコン酸化膜を
形成する工程と、を含むことを特徴とする浮遊ゲート型
不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170618A JP2701332B2 (ja) | 1988-07-08 | 1988-07-08 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170618A JP2701332B2 (ja) | 1988-07-08 | 1988-07-08 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221664A JPH0221664A (ja) | 1990-01-24 |
| JP2701332B2 true JP2701332B2 (ja) | 1998-01-21 |
Family
ID=15908210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170618A Expired - Lifetime JP2701332B2 (ja) | 1988-07-08 | 1988-07-08 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701332B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352618A (en) | 1993-07-30 | 1994-10-04 | Atmel Corporation | Method for forming thin tunneling windows in EEPROMs |
| DE19650786A1 (de) * | 1996-12-06 | 1998-06-10 | Siemens Ag | EEPROM-Speicherzelle |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS61194877A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ |
-
1988
- 1988-07-08 JP JP63170618A patent/JP2701332B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221664A (ja) | 1990-01-24 |
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