JPS58130571A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58130571A JPS58130571A JP57011652A JP1165282A JPS58130571A JP S58130571 A JPS58130571 A JP S58130571A JP 57011652 A JP57011652 A JP 57011652A JP 1165282 A JP1165282 A JP 1165282A JP S58130571 A JPS58130571 A JP S58130571A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- film
- tunneling
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 5
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract 2
- 238000002955 isolation Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 abstract description 9
- 238000000206 photolithography Methods 0.000 abstract description 4
- 230000015654 memory Effects 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 2
- 239000002344 surface layer Substances 0.000 abstract 2
- 238000003754 machining Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トンネル可能な絶縁膜を有するフローティン
グゲート型不揮発性メモリに係り、舶に書込消去特性を
再現性よく安定したものにする素子構造に関する。
グゲート型不揮発性メモリに係り、舶に書込消去特性を
再現性よく安定したものにする素子構造に関する。
従来、トンネル現象を用いたフローティングゲート型不
揮発性メモリは、チャネル全面(第1図)あるいはチャ
ネル内の一部(第2図)あるいは、ソース・ドレーン拡
散層上の一部(第3図〉にあけた穴に、薄いStO,膜
を形成し、この上に70−テイ/グゲートを延在せしめ
るのが通常であった。そして、ゲートに、上記薄いsi
o、膜下のBi基板表面の電位に対して、実効的に正負
の電圧を印加することにより、上記フローティングゲー
ト中に極性の異なる電荷を蓄え、素子のしきい電圧を変
化式せメモリの情報として用いた。しかしながら、上記
の部分的にトンネル可能な絶縁膜を有する素子において
、!¥fK% n0領域上にトンネル可能な膜を有する
素子では、この膜を形成する領域を決定する際、余裕を
十分とらなけれげiスフ合せによりその面積が決定さn
るという欠点を有していた。また、いす扛の素子もトン
ネル可能領域の面積は、はぼ、ホ) IJソグラフィの
最小加工寸法により決定されていた。
揮発性メモリは、チャネル全面(第1図)あるいはチャ
ネル内の一部(第2図)あるいは、ソース・ドレーン拡
散層上の一部(第3図〉にあけた穴に、薄いStO,膜
を形成し、この上に70−テイ/グゲートを延在せしめ
るのが通常であった。そして、ゲートに、上記薄いsi
o、膜下のBi基板表面の電位に対して、実効的に正負
の電圧を印加することにより、上記フローティングゲー
ト中に極性の異なる電荷を蓄え、素子のしきい電圧を変
化式せメモリの情報として用いた。しかしながら、上記
の部分的にトンネル可能な絶縁膜を有する素子において
、!¥fK% n0領域上にトンネル可能な膜を有する
素子では、この膜を形成する領域を決定する際、余裕を
十分とらなけれげiスフ合せによりその面積が決定さn
るという欠点を有していた。また、いす扛の素子もトン
ネル可能領域の面積は、はぼ、ホ) IJソグラフィの
最小加工寸法により決定されていた。
第1図〜第3図中、1はSi基板、2はソース(又はド
レーン)、3はドレン(又はソース)。
レーン)、3はドレン(又はソース)。
4はトンネル可能な絶縁膜、40は絶縁膜、5はフロー
ティン!’l−)、6はコントロールケートを示してい
る。
ティン!’l−)、6はコントロールケートを示してい
る。
本発明は、上記、欠点をなくシ、かつ、トンネル可能領
域の面積をホ) IJソグラフィの最小加工寸法以下に
する方法を提供することにある。
域の面積をホ) IJソグラフィの最小加工寸法以下に
する方法を提供することにある。
従来、トンネル可能な領域は、ソース・ドレーン拡散1
11あるいはチャネル領域と電気的につながっている必
要があシ、そのため、ソースあるいはトレー7上あるい
はチャネル内に形成さnていた(第1図〜第3図)。本
発明は、上記従来の常識を破り、ソース・ドレーンある
いはチャネル領域とは、素子間分離用酸化膜を介して離
れた場所にトンネル可能領域をもち、かつ、囲りを素子
間分離用酸化膜で囲まれている構造とし、チャネルある
いは、ソース・トレー7とは別手段により電気的接続を
とる(例えば第4図)ことにより、トンネル可能領域を ■ マスク合せずれによるバラツキをなくし、■ 最小
加工寸法以下の微細寸法で、 実現せしめる手段を提供するものである。
11あるいはチャネル領域と電気的につながっている必
要があシ、そのため、ソースあるいはトレー7上あるい
はチャネル内に形成さnていた(第1図〜第3図)。本
発明は、上記従来の常識を破り、ソース・ドレーンある
いはチャネル領域とは、素子間分離用酸化膜を介して離
れた場所にトンネル可能領域をもち、かつ、囲りを素子
間分離用酸化膜で囲まれている構造とし、チャネルある
いは、ソース・トレー7とは別手段により電気的接続を
とる(例えば第4図)ことにより、トンネル可能領域を ■ マスク合せずれによるバラツキをなくし、■ 最小
加工寸法以下の微細寸法で、 実現せしめる手段を提供するものである。
つまり本発明によれば、トンネル可能領域は、素子間分
離酸化膜によシ決定されるため、マスク合せずれによる
トンネル可能領域の面積のずれは生じない。又ホトリソ
グラフィの最小加工寸法をaとし例えば素子間分離用酸
化膜をいわゆるLOCO8(LOCJII Qxid
ation of 5ilicon)法を用い、酸
化膜の横方内床がシをbとすると、従来法では、トンネ
ル領域の最小寸法は、aであつ念のに対しく第5図)、
本発明を用いれば、a−2bにすることができる(第6
図)。
離酸化膜によシ決定されるため、マスク合せずれによる
トンネル可能領域の面積のずれは生じない。又ホトリソ
グラフィの最小加工寸法をaとし例えば素子間分離用酸
化膜をいわゆるLOCO8(LOCJII Qxid
ation of 5ilicon)法を用い、酸
化膜の横方内床がシをbとすると、従来法では、トンネ
ル領域の最小寸法は、aであつ念のに対しく第5図)、
本発明を用いれば、a−2bにすることができる(第6
図)。
第5図および第6図中、1はSi基板、4はトンネル可
能な絶縁膜、7は素子間分離酸化膜、8はホトレジスト
、9は選択酸化用マスクで例えばSi、N、。
能な絶縁膜、7は素子間分離酸化膜、8はホトレジスト
、9は選択酸化用マスクで例えばSi、N、。
以下本発明の一実施例を第4図により説明する。
p型(too)Si基板1表面の所定の領域に、n型不
純物(例えばAll、 Sb又はP)拡散層31.32
を形成した後、いわゆるLOCO8酸化により、素子分
離酸化膜7を形成する。この時、トンネル可能領域とな
るべき箇所は、上記n型不純物拡散領域31上でかつ、
まわりが素子分離酸化膜で覆われるようにした。この後
MO8のゲート酸化膜40を形成後、上記、所定のトン
ネル可能領域に十分合せ余欲をとって、ホトレジスト1
5を塗布し、ゲート酸化膜40を選択除去し、基板1表
面を露出した。引き続きホトレジ除去後算出した該基板
表面に約10nmのsho、膜4を形成しくこのかわり
にSi、N、膜でもよい)、フローティングゲート5を
(例えば多結晶3iにより)形成した。層間絶縁膜40
′ (例えば50nm程度のsio、膜、あるいは5t
3N、膜あるいはこれらの多層膜など)を形成後、コン
トロールゲート6を(例えば多結晶Siによシ)形成し
、さらにソース、ドレーン拡散層2.33を(例えばP
又は入墨のイオン注入によシ)形成した。この後は、通
常のn@MO8工程と同様な方法により、ht配線層と
所定の領域との電気的接続をとった。
純物(例えばAll、 Sb又はP)拡散層31.32
を形成した後、いわゆるLOCO8酸化により、素子分
離酸化膜7を形成する。この時、トンネル可能領域とな
るべき箇所は、上記n型不純物拡散領域31上でかつ、
まわりが素子分離酸化膜で覆われるようにした。この後
MO8のゲート酸化膜40を形成後、上記、所定のトン
ネル可能領域に十分合せ余欲をとって、ホトレジスト1
5を塗布し、ゲート酸化膜40を選択除去し、基板1表
面を露出した。引き続きホトレジ除去後算出した該基板
表面に約10nmのsho、膜4を形成しくこのかわり
にSi、N、膜でもよい)、フローティングゲート5を
(例えば多結晶3iにより)形成した。層間絶縁膜40
′ (例えば50nm程度のsio、膜、あるいは5t
3N、膜あるいはこれらの多層膜など)を形成後、コン
トロールゲート6を(例えば多結晶Siによシ)形成し
、さらにソース、ドレーン拡散層2.33を(例えばP
又は入墨のイオン注入によシ)形成した。この後は、通
常のn@MO8工程と同様な方法により、ht配線層と
所定の領域との電気的接続をとった。
以上は、トンネル可能領域を素子間分離酸化膜で完全に
囲った場合について例示してきたが、2方向以上を素子
間分離酸化膜で囲むことにより本発明の効果は現われる
。
囲った場合について例示してきたが、2方向以上を素子
間分離酸化膜で囲むことにより本発明の効果は現われる
。
第1図は全面トンネル膜を有する素子の断面図、第2図
はチャネルの一部にトンネル膜を有する素子の断面図、
第3図はn0拡散層上にトンネル膜を有する素子の断面
図、第4図は、n拡散層上にトンネル膜を有し、かつま
わシを素子分離膜で覆われている素子(本発明の一実施
例)の断面図、第5図は、ホトリソグラフィによりトン
ネル可能領域が決定される様子を示す従来素子の断面図
、第6図はホトリソグラフィできまるよシ小さいトンネ
ル領域を形成可能であることを示す本発明の素子の断面
図である。 1−9型Si基板、2・・、 n +型層、3,31゜
32.33・ n”WIl、4− ) 74 kWl
(810s等)、5・・・フローティンfゲ−)、6・
・・コントロールゲート、7・・・素子分離膜(Sin
、等)、40゜40′・・・絶縁膜(S i O,等)
。 代理人 弁理士 薄田利幸 363− へ ヘ ス 嶋 ν リ
はチャネルの一部にトンネル膜を有する素子の断面図、
第3図はn0拡散層上にトンネル膜を有する素子の断面
図、第4図は、n拡散層上にトンネル膜を有し、かつま
わシを素子分離膜で覆われている素子(本発明の一実施
例)の断面図、第5図は、ホトリソグラフィによりトン
ネル可能領域が決定される様子を示す従来素子の断面図
、第6図はホトリソグラフィできまるよシ小さいトンネ
ル領域を形成可能であることを示す本発明の素子の断面
図である。 1−9型Si基板、2・・、 n +型層、3,31゜
32.33・ n”WIl、4− ) 74 kWl
(810s等)、5・・・フローティンfゲ−)、6・
・・コントロールゲート、7・・・素子分離膜(Sin
、等)、40゜40′・・・絶縁膜(S i O,等)
。 代理人 弁理士 薄田利幸 363− へ ヘ ス 嶋 ν リ
Claims (1)
- 【特許請求の範囲】 1、電荷がトンネル可能な絶縁膜、および誼絶縁膜とは
異なる材質あるいは異なる膜厚からなるゲート絶縁膜を
有し、かつ、トンネル可能な絶縁膜上に延在したフロー
ティングゲートを有する半導体装置において、上記トン
ネル可能な領域の少なくとも2方が素子間分離用酸化膜
で囲まれてなることを特徴とする半導体装置。 2、上記トンネル可能な領域の半導体基体表面領域に設
けられた不純物導入領域は、上記素子間分離用酸化膜下
に設けられた不純物導入領域を介して、ソース、ドレイ
ン領域の一方と接続さ扛てなることを特徴とする特許請
求の範囲第1項記載の半導体装置。 3、上記トンネル可能な領域は、その周囲を素子間分離
用酸化膜で囲まれてなることを特徴とする特許請求の範
囲第1項又は第2項記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57011652A JPS58130571A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
EP83100720A EP0086372A3 (en) | 1982-01-29 | 1983-01-26 | Tunneling gate semiconductor device |
US06/803,789 US4668970A (en) | 1982-01-29 | 1985-12-02 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57011652A JPS58130571A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58130571A true JPS58130571A (ja) | 1983-08-04 |
Family
ID=11783888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57011652A Pending JPS58130571A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4668970A (ja) |
EP (1) | EP0086372A3 (ja) |
JP (1) | JPS58130571A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6114766A (ja) * | 1984-06-27 | 1986-01-22 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置 |
JPS62206882A (ja) * | 1986-03-06 | 1987-09-11 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPH0221664A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
US5051795A (en) * | 1989-11-21 | 1991-09-24 | Texas Instruments Incorporated | EEPROM with trench-isolated bitlines |
US5173436A (en) * | 1989-11-21 | 1992-12-22 | Texas Instruments Incorporated | Method of manufacturing an EEPROM with trench-isolated bitlines |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE34535E (en) * | 1983-02-23 | 1994-02-08 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
EP0133667A3 (en) * | 1983-08-12 | 1987-08-26 | American Microsystems, Incorporated | High coupling ratio dense electrically erasable programmable read-only memory |
EP0160003B1 (en) * | 1983-08-29 | 1990-03-14 | Seeq Technology, Incorporated | Mos floating gate memory cell and process for fabricating same |
IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
JPS61222175A (ja) * | 1985-03-01 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
US4835741A (en) * | 1986-06-02 | 1989-05-30 | Texas Instruments Incorporated | Frasable electrically programmable read only memory cell using a three dimensional trench floating gate |
US4796228A (en) * | 1986-06-02 | 1989-01-03 | Texas Instruments Incorporated | Erasable electrically programmable read only memory cell using trench edge tunnelling |
US4878101A (en) * | 1986-12-29 | 1989-10-31 | Ning Hsieh | Single transistor cell for electrically-erasable programmable read-only memory and array thereof |
US4766473A (en) * | 1986-12-29 | 1988-08-23 | Motorola, Inc. | Single transistor cell for electrically-erasable programmable read-only memory and array thereof |
JPH01140757A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体入力保護装置 |
US4894802A (en) * | 1988-02-02 | 1990-01-16 | Catalyst Semiconductor, Inc. | Nonvolatile memory cell for eeprom including a floating gate to drain tunnel area positioned away from the channel region to prevent trapping of electrons in the gate oxide during cell erase |
US5156991A (en) * | 1988-02-05 | 1992-10-20 | Texas Instruments Incorporated | Fabricating an electrically-erasable, electrically-programmable read-only memory having a tunnel window insulator and thick oxide isolation between wordlines |
US5012307A (en) * | 1988-07-15 | 1991-04-30 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory |
US5017980A (en) * | 1988-07-15 | 1991-05-21 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell |
JPH0715952B2 (ja) * | 1988-04-13 | 1995-02-22 | 株式会社東芝 | 半導体記憶装置 |
US5223731A (en) * | 1988-06-30 | 1993-06-29 | Goldstar Electron Co., Ltd. | EPROM cell using trench isolation to provide leak current immunity |
US5008721A (en) * | 1988-07-15 | 1991-04-16 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel |
US5262846A (en) * | 1988-11-14 | 1993-11-16 | Texas Instruments Incorporated | Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
KR920001402B1 (ko) * | 1988-11-29 | 1992-02-13 | 삼성전자 주식회사 | 불휘발성 반도체 기억소자 |
US6373093B2 (en) | 1989-04-28 | 2002-04-16 | Nippondenso Corporation | Semiconductor memory device and method of manufacturing the same |
US5017979A (en) | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
JPH081933B2 (ja) * | 1989-12-11 | 1996-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5215934A (en) * | 1989-12-21 | 1993-06-01 | Tzeng Jyh Cherng J | Process for reducing program disturbance in eeprom arrays |
US5060195A (en) * | 1989-12-29 | 1991-10-22 | Texas Instruments Incorporated | Hot electron programmable, tunnel electron erasable contactless EEPROM |
US5247375A (en) * | 1990-03-09 | 1993-09-21 | Hitachi, Ltd. | Display device, manufacturing method thereof and display panel |
US5063171A (en) * | 1990-04-06 | 1991-11-05 | Texas Instruments Incorporated | Method of making a diffusionless virtual drain and source conductor/oxide semiconductor field effect transistor |
US5150179A (en) * | 1990-07-05 | 1992-09-22 | Texas Instruments Incorporated | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same |
US5371031A (en) * | 1990-08-01 | 1994-12-06 | Texas Instruments Incorporated | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions |
US5057446A (en) * | 1990-08-06 | 1991-10-15 | Texas Instruments Incorporated | Method of making an EEPROM with improved capacitive coupling between control gate and floating gate |
US5045491A (en) * | 1990-09-28 | 1991-09-03 | Texas Instruments Incorporated | Method of making a nonvolatile memory array having cells with separate program and erase regions |
US5273926A (en) * | 1991-06-27 | 1993-12-28 | Texas Instruments Incorporated | Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity |
US5449941A (en) * | 1991-10-29 | 1995-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
US5218568A (en) * | 1991-12-17 | 1993-06-08 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same |
JP3778581B2 (ja) * | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5633518A (en) * | 1995-07-28 | 1997-05-27 | Zycad Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof |
KR100604850B1 (ko) * | 2003-05-20 | 2006-07-31 | 삼성전자주식회사 | 균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2743422A1 (de) * | 1977-09-27 | 1979-03-29 | Siemens Ag | Wortweise loeschbarer, nicht fluechtiger speicher in floating-gate-technik |
US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
CH631287A5 (fr) * | 1979-03-14 | 1982-07-30 | Centre Electron Horloger | Element de memoire non-volatile, electriquement reprogrammable. |
DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
US4377857A (en) * | 1980-11-18 | 1983-03-22 | Fairchild Camera & Instrument | Electrically erasable programmable read-only memory |
JPS57141969A (en) * | 1981-02-27 | 1982-09-02 | Toshiba Corp | Nonvolatile semiconductor memory |
US4477825A (en) * | 1981-12-28 | 1984-10-16 | National Semiconductor Corporation | Electrically programmable and erasable memory cell |
US4558344A (en) * | 1982-01-29 | 1985-12-10 | Seeq Technology, Inc. | Electrically-programmable and electrically-erasable MOS memory device |
-
1982
- 1982-01-29 JP JP57011652A patent/JPS58130571A/ja active Pending
-
1983
- 1983-01-26 EP EP83100720A patent/EP0086372A3/en not_active Withdrawn
-
1985
- 1985-12-02 US US06/803,789 patent/US4668970A/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6114766A (ja) * | 1984-06-27 | 1986-01-22 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置 |
JPH0569314B2 (ja) * | 1984-06-27 | 1993-09-30 | Philips Nv | |
JPS62206882A (ja) * | 1986-03-06 | 1987-09-11 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPH0221664A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
US5051795A (en) * | 1989-11-21 | 1991-09-24 | Texas Instruments Incorporated | EEPROM with trench-isolated bitlines |
US5173436A (en) * | 1989-11-21 | 1992-12-22 | Texas Instruments Incorporated | Method of manufacturing an EEPROM with trench-isolated bitlines |
Also Published As
Publication number | Publication date |
---|---|
EP0086372A3 (en) | 1986-08-06 |
US4668970A (en) | 1987-05-26 |
EP0086372A2 (en) | 1983-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS58130571A (ja) | 半導体装置 | |
JP3056983B2 (ja) | 電気的に消去可能なプログラマブル・メモリの製造方法 | |
US7364969B2 (en) | Semiconductor fabrication process for integrating formation of embedded nonvolatile storage device with formation of multiple transistor device types | |
JP2772020B2 (ja) | Mos型半導体装置 | |
JP2001203280A (ja) | 不揮発性メモリ構造及びその製造方法 | |
JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2989205B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
JPS5958868A (ja) | 半導体不揮発性メモリ | |
JPH0147905B2 (ja) | ||
JPS62245658A (ja) | 半導体集積回路装置 | |
JPH0637326A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JPH0485883A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPS62113478A (ja) | 不揮発性半導体メモリ | |
JPS5852875A (ja) | 半導体装置の製造方法 | |
JP3292170B2 (ja) | 半導体装置の製造方法 | |
JP4040138B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPS6151875A (ja) | 半導体装置 | |
JP2006135043A (ja) | 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法 | |
JPH04294582A (ja) | 半導体装置の製造方法 | |
JPH0613625A (ja) | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 | |
JPH02209767A (ja) | 半導体装置の製造方法 | |
JPS62125676A (ja) | 半導体装置及びその製造方法 | |
JPS63228745A (ja) | 半導体記憶装置の製造方法 | |
JPH1084052A (ja) | 半導体集積回路装置およびその製造方法 | |
JPS6266680A (ja) | 半導体装置の製造方法 |