JPS6151875A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6151875A JPS6151875A JP59173273A JP17327384A JPS6151875A JP S6151875 A JPS6151875 A JP S6151875A JP 59173273 A JP59173273 A JP 59173273A JP 17327384 A JP17327384 A JP 17327384A JP S6151875 A JPS6151875 A JP S6151875A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置に関し、ＭＩＳ半導体素子のソース
・ドレイン拡散層にこれと逆導電型のイオン打込みを行
ってしきい電圧を制御するのに適用して有効な技術に関
するものである。
・ドレイン拡散層にこれと逆導電型のイオン打込みを行
ってしきい電圧を制御するのに適用して有効な技術に関
するものである。
［背景技術］
ＭＩＳ半導体素子のしきい電圧（Ｖｅｈ）を制御するた
めにイオン打込み技術が一般に用いられている。特に、
ＲＯＭ （マスクＲＯＭ）の書き込みにおいては重要な
技術である。一般にいわゆる縦型ＲＯＭにおいては、ソ
ース・ドレイン拡散層と同一導電型のイオン打込みを行
いデプリーション型のＭＯ３索子を形成している。また
、横型ＲＯＭにおいては、ソース・ドレイン拡散層と逆
導電型のイオン打込みを行いもとのエンハンスメント型
よりさらに高いしきい電圧を有するエンハンスメント型
を形成している。
めにイオン打込み技術が一般に用いられている。特に、
ＲＯＭ （マスクＲＯＭ）の書き込みにおいては重要な
技術である。一般にいわゆる縦型ＲＯＭにおいては、ソ
ース・ドレイン拡散層と同一導電型のイオン打込みを行
いデプリーション型のＭＯ３索子を形成している。また
、横型ＲＯＭにおいては、ソース・ドレイン拡散層と逆
導電型のイオン打込みを行いもとのエンハンスメント型
よりさらに高いしきい電圧を有するエンハンスメント型
を形成している。
ところで本発明者の検討によれば、後者のようなイオン
打込みにおいては、ソース・ドレイン拡散層とチャネル
層との間の接合耐圧降下が生ずるおそれがある。とりわ
け、微細化が進みゲート絶ＢＰｌ；８の膜Ｊ！Ｉが薄く
なっている現状においては、Ｖしｈ確保のため打込みイ
オン量も増加している。このため、急激な接合耐圧劣化
が問題となる。
打込みにおいては、ソース・ドレイン拡散層とチャネル
層との間の接合耐圧降下が生ずるおそれがある。とりわ
け、微細化が進みゲート絶ＢＰｌ；８の膜Ｊ！Ｉが薄く
なっている現状においては、Ｖしｈ確保のため打込みイ
オン量も増加している。このため、急激な接合耐圧劣化
が問題となる。
なお、イオン打込みによってＲＯＭのメモリセルのしき
い値電圧を制御する技術は、たとえば、特願昭５６−２
０９２／１２号に示されている。
い値電圧を制御する技術は、たとえば、特願昭５６−２
０９２／１２号に示されている。
［発明の目的コ
本発明の［１的は、所要の打込みイオン量を維持すると
ともに、ソース・ドレイン拡１ＦＩＷＪとチャネル層と
の接合耐圧の劣化を防止する技術を提供するものである
。
ともに、ソース・ドレイン拡１ＦＩＷＪとチャネル層と
の接合耐圧の劣化を防止する技術を提供するものである
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明＆Ｉｌ書の記述および添付図面からあきらかになる
であろう。
本明＆Ｉｌ書の記述および添付図面からあきらかになる
であろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの既要
を簡単に説明す、れば、下記のとおりである。
を簡単に説明す、れば、下記のとおりである。
すなわち、ソース・ドレイン拡散層の間に形成されるゲ
ート絶縁膜およびゲート電極のいずれかの一部を他の部
分より厚くしている。このため。
ート絶縁膜およびゲート電極のいずれかの一部を他の部
分より厚くしている。このため。
ＭＩＳ半導体素子に打込まれるイオンは厚い部分の下の
チャネル層に到達しがたい。したがって、ソース・ドレ
イン拡散層とチャネル層との間の接合耐圧がイオン打込
みされないチャネル層領域で確保され、接合耐圧の劣化
を防止するものである。
チャネル層に到達しがたい。したがって、ソース・ドレ
イン拡散層とチャネル層との間の接合耐圧がイオン打込
みされないチャネル層領域で確保され、接合耐圧の劣化
を防止するものである。
［実施例１ ］
第１図は本発明の半導体装置の第１実施例を示す縦断面
構造図である。第１図においては、Ｎチャネル層 ＯＳ
、（，３子のゲート酸化膜の一部分を他の部分より厚
くした実施例を示している。図中符号１はＮ型シリコン
半導体基板、符号２はＰ型ウェル領域を示す。このＰ型
ウェル領域２は、厚い５４０２フイール１〜膜３および
その下方の反転層形成阻止用のＰ型拡散層領域４に規定
されていて、内部に共にＮ ｊＩ、ｌ！のソース拡散層
５およびドレイン拡散層６が形成されている。
構造図である。第１図においては、Ｎチャネル層 ＯＳ
、（，３子のゲート酸化膜の一部分を他の部分より厚
くした実施例を示している。図中符号１はＮ型シリコン
半導体基板、符号２はＰ型ウェル領域を示す。このＰ型
ウェル領域２は、厚い５４０２フイール１〜膜３および
その下方の反転層形成阻止用のＰ型拡散層領域４に規定
されていて、内部に共にＮ ｊＩ、ｌ！のソース拡散層
５およびドレイン拡散層６が形成されている。
このようなＮチャネルＭＯ３素子において、そのグー１
−５ｉ０２絶縁膜７の一部分は、他の部分より厚く形成
されている。この厚い部分８は、たとえば、はじめに全
体のゲート絶縁膜７を厚く形成しておき、つぎに、厚い
部分８以外をホトエツチング工程によってエツチングす
ることによって形成できる。このようにして厚い部分８
を形成した後は、従来のプロセスを用いて、以下ゲート
電極９、ゲート電極９の表面の絶縁膜］、０．ＰＳＧ等
の層間絶縁膜１１、パッシベーション膜１２およびソー
ス・トレイン電極１３が形成されている。
−５ｉ０２絶縁膜７の一部分は、他の部分より厚く形成
されている。この厚い部分８は、たとえば、はじめに全
体のゲート絶縁膜７を厚く形成しておき、つぎに、厚い
部分８以外をホトエツチング工程によってエツチングす
ることによって形成できる。このようにして厚い部分８
を形成した後は、従来のプロセスを用いて、以下ゲート
電極９、ゲート電極９の表面の絶縁膜］、０．ＰＳＧ等
の層間絶縁膜１１、パッシベーション膜１２およびソー
ス・トレイン電極１３が形成されている。
このような実施例の構造において、たとえば、絶縁膜１
０を形成した後、ＮチャネルＭＯ３素子の形成領域以外
にホトレジス１〜膜を覆い、たとえば、ボロンのイオン
打込みを行うことができる。
０を形成した後、ＮチャネルＭＯ３素子の形成領域以外
にホトレジス１〜膜を覆い、たとえば、ボロンのイオン
打込みを行うことができる。
ソース拡散層５およびドレイン拡散層６と逆導電型のボ
ロンイオンは、各々の拡散層５，６に打込まれて１図中
点線で示される領域１４．１５にイオン打込み層が形成
される。さらに、チャネル層にもイオン打込み層１６が
形成されるが、前述したゲーｈｓｉｏ。絶縁膜７の厚い
部分８の下方にはこのイオン打込み層が形成されない。
ロンイオンは、各々の拡散層５，６に打込まれて１図中
点線で示される領域１４．１５にイオン打込み層が形成
される。さらに、チャネル層にもイオン打込み層１６が
形成されるが、前述したゲーｈｓｉｏ。絶縁膜７の厚い
部分８の下方にはこのイオン打込み層が形成されない。
したがって、ソース拡散層５とイオン打込み層１６との
間に接合耐圧の劣化があっても、ドレイン拡散層６とチ
ャネル層との間に接合部耐圧の劣化は発生しない。
間に接合耐圧の劣化があっても、ドレイン拡散層６とチ
ャネル層との間に接合部耐圧の劣化は発生しない。
なお、本実施例において、ドレイン拡散ＫｉＩＧ側に厚
い部分８を形成したが、ソース拡・散層５側に厚い部分
を形成することも可能である。回路的な条件より任意に
選択すればよい。また、厚い部分８を形成するためのホ
トレジストのマスク余裕の関係もあるが、ゲート５ｉ０
２絶録膜７の真中を厚く （薄く）シ、ソース拡散層５
とドレイン拡散層６の両側を薄く（厚く）することも同
様に可能である。
い部分８を形成したが、ソース拡・散層５側に厚い部分
を形成することも可能である。回路的な条件より任意に
選択すればよい。また、厚い部分８を形成するためのホ
トレジストのマスク余裕の関係もあるが、ゲート５ｉ０
２絶録膜７の真中を厚く （薄く）シ、ソース拡散層５
とドレイン拡散層６の両側を薄く（厚く）することも同
様に可能である。
［実施例２ コ
第２図は本発明の半導体装置の第２実施例を示す縦断面
構造図である。第２図においては、ＮチャネルＭＯ３素
子のゲート電極の一部分を他の部分より厚くした実施例
を示している。この実施例においては、ゲート５ｉ０２
絶録膜が一様な厚さに形成されているが、ゲートｔＩＩ
ｔ１に一部厚い部分を形成しており、他の構成はすべて
第１実施例と同じである。従って、同−植成要素に同一
参照符号を付しその説明を省く。
構造図である。第２図においては、ＮチャネルＭＯ３素
子のゲート電極の一部分を他の部分より厚くした実施例
を示している。この実施例においては、ゲート５ｉ０２
絶録膜が一様な厚さに形成されているが、ゲートｔＩＩ
ｔ１に一部厚い部分を形成しており、他の構成はすべて
第１実施例と同じである。従って、同−植成要素に同一
参照符号を付しその説明を省く。
第２図に示す実施例において、ゲー１”５ｉ０２酸化膜
１７は一様に同じ厚さとされている。そして、ポリシリ
コン等のゲート電極１８は、その一部を他の部分より厚
く形成されている。グー１〜電極１８の厚い部分１９は
、はじめに全体のゲート電極１８を厚く形成しておき、
つぎに第１実施例と同様に、厚い部分１９以外をホトエ
ツチング工程によってエツチングすることによって形成
できる。
１７は一様に同じ厚さとされている。そして、ポリシリ
コン等のゲート電極１８は、その一部を他の部分より厚
く形成されている。グー１〜電極１８の厚い部分１９は
、はじめに全体のゲート電極１８を厚く形成しておき、
つぎに第１実施例と同様に、厚い部分１９以外をホトエ
ツチング工程によってエツチングすることによって形成
できる。
このような第２図に示す構造においても、第１実施例と
同じく、ドレイン拡散層６とチャネル層との間の接合部
耐圧の劣化はイオン打込みにもかかわらず発生しない。
同じく、ドレイン拡散層６とチャネル層との間の接合部
耐圧の劣化はイオン打込みにもかかわらず発生しない。
なお、厚い部分１９をゲート電極１８の両側部あるいは
、真中に形成しても同様の効果が得られることは第１実
施例と同じである。
、真中に形成しても同様の効果が得られることは第１実
施例と同じである。
［効果コ
以上説明したように、本発明によれば、ＭＩＳ半導体素
子のゲート絶縁膜およびゲート電極のいずれかの少なく
とも一部を他の部分より厚く形成している。このため、
厚い部分の下方のチャネル層にはイオン打込みによるイ
オン量が減少する。
子のゲート絶縁膜およびゲート電極のいずれかの少なく
とも一部を他の部分より厚く形成している。このため、
厚い部分の下方のチャネル層にはイオン打込みによるイ
オン量が減少する。
従って、ソース・ドレイン拡散層と逆導電型のイオン打
込みによるしきい電圧制御において、ソース・ドレイン
拡散層への打込み量をＡ、ｆ［ｉ持しつつ、チャネル層
の一部領域のイオン打込みを制限できる。このため、所
望のしきい電圧を得るとともに。
込みによるしきい電圧制御において、ソース・ドレイン
拡散層への打込み量をＡ、ｆ［ｉ持しつつ、チャネル層
の一部領域のイオン打込みを制限できる。このため、所
望のしきい電圧を得るとともに。
接合耐圧劣化を阻止できるという効果が得られる。
特にグー１〜絶縁膜が薄膜化したときしきい電圧獲得の
ため−（オンＪ：（も増えるが、このときの急激な接合
耐圧劣化を阻止できる。
ため−（オンＪ：（も増えるが、このときの急激な接合
耐圧劣化を阻止できる。
以上本発明行によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
口利用分野］
本発明は、マスクＲＯＭ、ＲＯＭ内蔵ＬＳＩ等に利用で
きる。しかし、これに限定するものでなく、たとえば、
少なくともソース・ドレイン拡散層と逆導電型のイオン
の打込みによるしきい電圧 ′を制御するＭＩＳ半
導体素子を有するという条件の半導体装１ａに適用でき
る。
きる。しかし、これに限定するものでなく、たとえば、
少なくともソース・ドレイン拡散層と逆導電型のイオン
の打込みによるしきい電圧 ′を制御するＭＩＳ半
導体素子を有するという条件の半導体装１ａに適用でき
る。
第１図は本発明の半導体装置をマスクＲＯＭに適用した
第１実施例を示す縦断面構造図。 第２図は同様に第２実施例を示す縦断面構造図である。 １・・・半導体基板（Ｎ）、２・・・Ｐ型ウェル領域。 ３・・・Ｓｉ○２フィールド膜、４・・・Ｐ型数散居領
域、５・・・ソース拡散層（Ｎ）、６・・・ドレイン拡
散層（Ｎ）、７．１７・・・ゲート絶縁膜、８．１９・
・・厚い部分、９，１８・・・ゲート電極、１０・・・
５ｉ０２絶縁膜、１１・・・ＰＳＧ層間絶縁膜、１２・
・・パッシベーション膜、 １３・・・ソース・トレイン電極。 第 １ 図 第 ２ 図
第１実施例を示す縦断面構造図。 第２図は同様に第２実施例を示す縦断面構造図である。 １・・・半導体基板（Ｎ）、２・・・Ｐ型ウェル領域。 ３・・・Ｓｉ○２フィールド膜、４・・・Ｐ型数散居領
域、５・・・ソース拡散層（Ｎ）、６・・・ドレイン拡
散層（Ｎ）、７．１７・・・ゲート絶縁膜、８．１９・
・・厚い部分、９，１８・・・ゲート電極、１０・・・
５ｉ０２絶縁膜、１１・・・ＰＳＧ層間絶縁膜、１２・
・・パッシベーション膜、 １３・・・ソース・トレイン電極。 第 １ 図 第 ２ 図
Claims (1)
- １、ソースおよびドレイン拡散層にこれと逆導電型のイ
オン打込みを行ってしきい電圧が制御されるＭＩＳ半導
体素子を有し、前記ソースおよびドレイン拡散層間に形
成されるゲート絶縁膜およびゲート電極のいずれかの少
なくとも一部分を他の部分より厚く形成したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173273A JPS6151875A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173273A JPS6151875A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151875A true JPS6151875A (ja) | 1986-03-14 |
Family
ID=15957389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173273A Pending JPS6151875A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653420A (ja) * | 1992-06-16 | 1994-02-25 | Samsung Electron Co Ltd | ＢｉＣＭＯＳトランジスタ及びその製造方法 |
| US5422505A (en) * | 1990-10-17 | 1995-06-06 | Kabushiki Kaisha Toshiba | FET having gate insulating films whose thickness is different depending on portions |
| KR100368847B1 (ko) * | 1995-03-21 | 2003-06-19 | 모토로라 인코포레이티드 | 절연게이트반도체장치및그제조방법 |
-
1984
- 1984-08-22 JP JP59173273A patent/JPS6151875A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422505A (en) * | 1990-10-17 | 1995-06-06 | Kabushiki Kaisha Toshiba | FET having gate insulating films whose thickness is different depending on portions |
| JPH0653420A (ja) * | 1992-06-16 | 1994-02-25 | Samsung Electron Co Ltd | ＢｉＣＭＯＳトランジスタ及びその製造方法 |
| KR100368847B1 (ko) * | 1995-03-21 | 2003-06-19 | 모토로라 인코포레이티드 | 절연게이트반도체장치및그제조방법 |
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