JPH08335697A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH08335697A JPH08335697A JP13916795A JP13916795A JPH08335697A JP H08335697 A JPH08335697 A JP H08335697A JP 13916795 A JP13916795 A JP 13916795A JP 13916795 A JP13916795 A JP 13916795A JP H08335697 A JPH08335697 A JP H08335697A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- substrate
- gate
- semiconductor device
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims description 28
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 63
- 230000000694 effects Effects 0.000 description 11
- 238000001459 lithography Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- -1 Boron ions Chemical class 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート長のばらつきによらずしきい電圧を均
一化できる半導体装置及びその製造方法を提供する。 【構成】 基板１１上に形成したゲート電極１３ａ，１
３ｂをマスクにして、基板１１にソース拡散層及びドレ
イン拡散層の低濃度領域１４ａを形成するための第１不
純物１４をイオン注入し、低濃度拡散層１４ａ間のチャ
ネル領域にゲート電極１３ａ，１３ｂの中央付近下方に
まで達する補正拡散層１５ａを形成するための第２不純
物１５を斜めイオン注入する。サイドウォール１６形成
後、ソース拡散層１７ａ，ドレイン拡散層１７ｂを形成
するための第３不純物１７を基板１１にイオン注入す
る。これによって、チャネル領域１１ａに、各ゲート電
極１３ａ，１３ｂのゲート長Ｌａ，Ｌｂに対応して第２
不純物１５の高濃度領域Ａが広くなる補正拡散層１５ｂ
を形成する。
一化できる半導体装置及びその製造方法を提供する。 【構成】 基板１１上に形成したゲート電極１３ａ，１
３ｂをマスクにして、基板１１にソース拡散層及びドレ
イン拡散層の低濃度領域１４ａを形成するための第１不
純物１４をイオン注入し、低濃度拡散層１４ａ間のチャ
ネル領域にゲート電極１３ａ，１３ｂの中央付近下方に
まで達する補正拡散層１５ａを形成するための第２不純
物１５を斜めイオン注入する。サイドウォール１６形成
後、ソース拡散層１７ａ，ドレイン拡散層１７ｂを形成
するための第３不純物１７を基板１１にイオン注入す
る。これによって、チャネル領域１１ａに、各ゲート電
極１３ａ，１３ｂのゲート長Ｌａ，Ｌｂに対応して第２
不純物１５の高濃度領域Ａが広くなる補正拡散層１５ｂ
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタと
して好適に用いられる半導体装置及び半導体装置の製造
方法に関する。
して好適に用いられる半導体装置及び半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化と高機能化
に伴う素子構造の微細化と消費電力の低減化によって、
図３に示すようなＭＯＳトランジスタ３ａ，３ｂからな
る半導体装置３では、短チャネル効果によってしきい電
圧（Ｖｔｈ）が低下し易くなる。このため、上記半導体
装置３では、各ゲート電極３３ａ，３３ｂ下方のチャネ
ル領域の両端に、ソース拡散層３７ａ及びドレイン拡散
層３７ｂとは異なる導電型の不純物を拡散させたポケッ
ト拡散層３５を配置することによって、上記短チャネル
効果の発生を防止している。
に伴う素子構造の微細化と消費電力の低減化によって、
図３に示すようなＭＯＳトランジスタ３ａ，３ｂからな
る半導体装置３では、短チャネル効果によってしきい電
圧（Ｖｔｈ）が低下し易くなる。このため、上記半導体
装置３では、各ゲート電極３３ａ，３３ｂ下方のチャネ
ル領域の両端に、ソース拡散層３７ａ及びドレイン拡散
層３７ｂとは異なる導電型の不純物を拡散させたポケッ
ト拡散層３５を配置することによって、上記短チャネル
効果の発生を防止している。
【０００３】上記半導体装置３を製造する場合には、先
ずここでは図示しない素子分離膜が形成された基板３１
上にゲート絶縁膜３２を介して複数のゲート電極３３
ａ，３３ｂを形成する。その後、ソース拡散層３７ａ及
びドレイン拡散層３７ｂの低濃度領域３４と上記ポケッ
ト拡散層３５とを形成するためのイオン注入を行う。ポ
ケット拡散層３５を形成するためのイオン注入では、低
濃度拡散層３４間のチャネル領域の両端にポケット拡散
層３５が形成されるようなエネルギーで斜めイオン注入
を行う。次いで、各ゲート電極３３ａ，３３ｂの側壁に
サイドウォール３６を形成した後、ソース拡散層３７ａ
及びドレイン拡散層３７ｂを形成するためのイオン注入
を行う。
ずここでは図示しない素子分離膜が形成された基板３１
上にゲート絶縁膜３２を介して複数のゲート電極３３
ａ，３３ｂを形成する。その後、ソース拡散層３７ａ及
びドレイン拡散層３７ｂの低濃度領域３４と上記ポケッ
ト拡散層３５とを形成するためのイオン注入を行う。ポ
ケット拡散層３５を形成するためのイオン注入では、低
濃度拡散層３４間のチャネル領域の両端にポケット拡散
層３５が形成されるようなエネルギーで斜めイオン注入
を行う。次いで、各ゲート電極３３ａ，３３ｂの側壁に
サイドウォール３６を形成した後、ソース拡散層３７ａ
及びドレイン拡散層３７ｂを形成するためのイオン注入
を行う。
【０００４】また、上記構成の半導体装置の他にも、複
数のＭＯＳトランジスタが配置される各チップ毎に基板
のウェル領域の電位を制御する回路を搭載し、これによ
って各チップ毎にＭＯＳトランジスタの短チャネル効果
を抑制する方法も考えられている。
数のＭＯＳトランジスタが配置される各チップ毎に基板
のウェル領域の電位を制御する回路を搭載し、これによ
って各チップ毎にＭＯＳトランジスタの短チャネル効果
を抑制する方法も考えられている。
【０００５】
【発明が解決しようとする課題】しかし、上記で示した
各半導体装置では、同一基板上または同一チップ内に配
置された各ＭＯＳトランジスタのゲート長のばらつきに
対応させて短チャネル効果の発生を抑えることはできな
い。したがって、同一基板または同一チップ内の各ＭＯ
Ｓトランジスタのゲート長に対応させて、各ＭＯＳトラ
ンジスタのしきい電圧のばらつきを個別に補正すること
はできない。このため、同一基板上に形成されたＭＯＳ
トランジスタ間のＶｔｈがばらつくという不具合が発生
する。
各半導体装置では、同一基板上または同一チップ内に配
置された各ＭＯＳトランジスタのゲート長のばらつきに
対応させて短チャネル効果の発生を抑えることはできな
い。したがって、同一基板または同一チップ内の各ＭＯ
Ｓトランジスタのゲート長に対応させて、各ＭＯＳトラ
ンジスタのしきい電圧のばらつきを個別に補正すること
はできない。このため、同一基板上に形成されたＭＯＳ
トランジスタ間のＶｔｈがばらつくという不具合が発生
する。
【０００６】上記課題を解決するためには、リソグラフ
ィー技術の改善によってゲート電極の寸法精度を向上さ
せる方法がある。ところが、リソグラフィー技術の改善
には、多くのコストと高い技術が要求される。
ィー技術の改善によってゲート電極の寸法精度を向上さ
せる方法がある。ところが、リソグラフィー技術の改善
には、多くのコストと高い技術が要求される。
【０００７】そこで本発明は、リソグラフィー技術に負
担をかけることなく、ゲート長のばらつきによらずしき
い電圧を均一化できる半導体装置及びその製造方法を提
供することを目的とする。
担をかけることなく、ゲート長のばらつきによらずしき
い電圧を均一化できる半導体装置及びその製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置は、基板におけるソース拡散層
とドレイン拡散層との間のチャネル領域に、各ゲート電
極のゲート長に対応させて当該ゲート長が短いほど不純
物が高濃度に拡散された領域が広い補正拡散層を備えて
いる。上記不純物はソース拡散層及びドレイン拡散層の
導電型とは異なる第２導電型とする。
めの本発明の半導体装置は、基板におけるソース拡散層
とドレイン拡散層との間のチャネル領域に、各ゲート電
極のゲート長に対応させて当該ゲート長が短いほど不純
物が高濃度に拡散された領域が広い補正拡散層を備えて
いる。上記不純物はソース拡散層及びドレイン拡散層の
導電型とは異なる第２導電型とする。
【０００９】また、本発明の半導体装置の製造方法は、
各ゲート電極をマスクにした斜めイオン注入によって、
基板におけるソース拡散層とドレイン拡散層との間のチ
ャネル領域に当該各ゲート電極のゲート長方向の中央付
近下方にまで達する補正拡散層を形成するための第２導
電型の不純物を導入する工程を備えている。
各ゲート電極をマスクにした斜めイオン注入によって、
基板におけるソース拡散層とドレイン拡散層との間のチ
ャネル領域に当該各ゲート電極のゲート長方向の中央付
近下方にまで達する補正拡散層を形成するための第２導
電型の不純物を導入する工程を備えている。
【００１０】
【作用】上記半導体装置のソース拡散層とドレイン拡散
層との間のチャネル領域に備えられている補正拡散層に
は、ソース拡散層及びドレイン拡散層とは異なる導電型
の不純物が導入されていることから、当該補正拡散層に
よって短チャネル効果が抑制される。さらに、この補正
拡散層は、各ゲート電極のゲート長に対応して当該ゲー
ト長が短いほど不純物が高濃度に拡散された領域が広い
ものであることから、ゲート長が短いほど短チャネル効
果を防止する効果が高くなる。
層との間のチャネル領域に備えられている補正拡散層に
は、ソース拡散層及びドレイン拡散層とは異なる導電型
の不純物が導入されていることから、当該補正拡散層に
よって短チャネル効果が抑制される。さらに、この補正
拡散層は、各ゲート電極のゲート長に対応して当該ゲー
ト長が短いほど不純物が高濃度に拡散された領域が広い
ものであることから、ゲート長が短いほど短チャネル効
果を防止する効果が高くなる。
【００１１】上記半導体装置の製造方法では、各ゲート
電極をマスクにした斜めイオン注入を行うことで、上記
各ゲート電極のゲート長方向の中央付近下にまで達する
補正拡散層を形成するための不純物を導入する。このた
め、各ゲート電極のゲート長に応じた幅で、上記補正拡
散層がゲート長方向の中央付近で重なる。そして、この
重なり部分では、他の補正拡散層部分よりも不純物が高
濃度になる。したがって、各ゲート電極下のチャネル領
域には、自己整合的にゲート長に対応して当該ゲート長
が短いほど不純物が高濃度に拡散された領域が広くなる
補正拡散層が形成される。
電極をマスクにした斜めイオン注入を行うことで、上記
各ゲート電極のゲート長方向の中央付近下にまで達する
補正拡散層を形成するための不純物を導入する。このた
め、各ゲート電極のゲート長に応じた幅で、上記補正拡
散層がゲート長方向の中央付近で重なる。そして、この
重なり部分では、他の補正拡散層部分よりも不純物が高
濃度になる。したがって、各ゲート電極下のチャネル領
域には、自己整合的にゲート長に対応して当該ゲート長
が短いほど不純物が高濃度に拡散された領域が広くなる
補正拡散層が形成される。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１（４）には実施例の半導体装置の断面図を示
す。先ず、この半導体装置１の製造方法を図１（１）〜
図１（４）を用いて説明する。尚、ここでは、ｎ型を第
１導電型，ｐ型を第２導電型として説明を行う。図１
（１）に示す第１工程では、シリコンからなるｐ型すな
わち第２導電型の基板１１に、通常のＬＯＣＯＳ（loca
l oxidation of silicon）法によってここでは図示しな
い素子分離膜を３００ｎｍ程度の膜厚で形成する。その
後、基板１１表面に、１０ｎｍ程度の膜厚の酸化膜を成
膜し、これをゲート絶縁膜１２にする。尚、ここでは、
ｎ型の基板の表面側にｐ型のウェル領域を形成した後、
上記素子分離膜を形成しても良い。
する。図１（４）には実施例の半導体装置の断面図を示
す。先ず、この半導体装置１の製造方法を図１（１）〜
図１（４）を用いて説明する。尚、ここでは、ｎ型を第
１導電型，ｐ型を第２導電型として説明を行う。図１
（１）に示す第１工程では、シリコンからなるｐ型すな
わち第２導電型の基板１１に、通常のＬＯＣＯＳ（loca
l oxidation of silicon）法によってここでは図示しな
い素子分離膜を３００ｎｍ程度の膜厚で形成する。その
後、基板１１表面に、１０ｎｍ程度の膜厚の酸化膜を成
膜し、これをゲート絶縁膜１２にする。尚、ここでは、
ｎ型の基板の表面側にｐ型のウェル領域を形成した後、
上記素子分離膜を形成しても良い。
【００１３】次いで、上記素子分離膜及びゲート絶縁膜
１２が形成された基板１１上に、ゲート電極１３ａ，１
３ｂになる多結晶シリコン膜を７０ｎｍ程度の膜厚で成
膜し、さらにこの上面にタングステンシリサイド膜を７
０ｎｍの膜厚で成膜する。次に、リソグラフィー法によ
ってタングステンシリサイド膜上にレジストパターンを
形成し、このレジストパターンをマスクにして上記多結
晶シリコン膜及びタングステンシリサイド膜をエッチン
グする。これによって、多結晶シリコン膜とタングステ
ンシリサイド膜とが積層されたポリサイド構造のゲート
電極１３ａ，１３ｂを、上記素子分離膜で分離された基
板１１上の領域に形成する。各ゲート電極１３ａ，１３
ｂは、ゲート長Ｌａ，Ｌｂの設計値が０．１μｍのもの
である。
１２が形成された基板１１上に、ゲート電極１３ａ，１
３ｂになる多結晶シリコン膜を７０ｎｍ程度の膜厚で成
膜し、さらにこの上面にタングステンシリサイド膜を７
０ｎｍの膜厚で成膜する。次に、リソグラフィー法によ
ってタングステンシリサイド膜上にレジストパターンを
形成し、このレジストパターンをマスクにして上記多結
晶シリコン膜及びタングステンシリサイド膜をエッチン
グする。これによって、多結晶シリコン膜とタングステ
ンシリサイド膜とが積層されたポリサイド構造のゲート
電極１３ａ，１３ｂを、上記素子分離膜で分離された基
板１１上の領域に形成する。各ゲート電極１３ａ，１３
ｂは、ゲート長Ｌａ，Ｌｂの設計値が０．１μｍのもの
である。
【００１４】ここで、上記ゲート電極１３ａ，１３ｂは
ゲート長Ｌａ，Ｌｂが０．１μｍに設計されたものであ
るが、上記リソグラフィー法によるレジストパターンの
形成精度の限界から、各ゲート電極１３ａ，１３ｂのゲ
ート長Ｌａ，Ｌｂに±αμｍの範囲のばらつきが生じ
る。ここでは、一例としてゲート電極１３ａは設計より
も長いゲート長Ｌａ＝０．１＋αμｍで形成され、一方
ゲート電極１３ｂは設計よりも短いゲート長Ｌｂ＝０．
１−αμｍで形成されていることとする。
ゲート長Ｌａ，Ｌｂが０．１μｍに設計されたものであ
るが、上記リソグラフィー法によるレジストパターンの
形成精度の限界から、各ゲート電極１３ａ，１３ｂのゲ
ート長Ｌａ，Ｌｂに±αμｍの範囲のばらつきが生じ
る。ここでは、一例としてゲート電極１３ａは設計より
も長いゲート長Ｌａ＝０．１＋αμｍで形成され、一方
ゲート電極１３ｂは設計よりも短いゲート長Ｌｂ＝０．
１−αμｍで形成されていることとする。
【００１５】次に、図１（２）に示す第２工程では、ソ
ース拡散層及びドレイン拡散層の低濃度領域１４ａを形
成するための第１不純物１４を、ゲート電極１３ａ，１
３ｂをマスクにしたイオン注入によって基板１１の表面
側に導入する。この第１不純物１４は、ｎ型すなわち第
１導電型であり、例えば以下のような条件でイオン注入
を行う。 注入イオン ：ヒ素イオン 注入エネルギー ：１０ｋｅＶ 注入ドーズ量 ：１×１０13個／ｃｍ2 イオン注入角度 ：７度 尚、ここでは、基板１１のチャネリングを考慮してイオ
ンの注入角度を７度に傾けてイオン注入を行うため、基
板１１を回転させることによって全ての方向から均等に
イオンが注入されるようにする。
ース拡散層及びドレイン拡散層の低濃度領域１４ａを形
成するための第１不純物１４を、ゲート電極１３ａ，１
３ｂをマスクにしたイオン注入によって基板１１の表面
側に導入する。この第１不純物１４は、ｎ型すなわち第
１導電型であり、例えば以下のような条件でイオン注入
を行う。 注入イオン ：ヒ素イオン 注入エネルギー ：１０ｋｅＶ 注入ドーズ量 ：１×１０13個／ｃｍ2 イオン注入角度 ：７度 尚、ここでは、基板１１のチャネリングを考慮してイオ
ンの注入角度を７度に傾けてイオン注入を行うため、基
板１１を回転させることによって全ての方向から均等に
イオンが注入されるようにする。
【００１６】次に、図１（３）に示す第３工程では、基
板１１における上記ソース拡散層及びドレイン拡散層の
低濃度領域１４ａ間のチャネル領域１１ａに補正拡散層
１５ａを形成するための第２不純物１５を、ゲート電極
１３ａ，１３ｂをマスクにした斜めイオン注入によって
基板１１の表面側に導入する。この第２不純物１５は、
ｐ型すなわち第２導電型とする。ここでは、できるだけ
各ゲート電極１３ａ，１３ｂ下の基板１１の表面部分に
イオンが注入されるようにイオン注入角度を設定し、か
つ、リソグラフィーの精度内でゲート長が最も長いゲー
ト電極１３ａにおけるゲート長方向の中央付近下方の基
板１１部分にまで第２不純物１５ａが達するように、注
入エネルギーを設定することとし、例えば以下のような
条件でイオン注入を行う。 注入イオン ：ホウ素イオン 注入エネルギー ：６０ｋｅＶ 注入ドーズ量 ：１×１０13個／ｃｍ2 イオン注入角度 ：４５度 尚、ここでは、斜めイオン注入を行うため、基板１１を
回転させることによって全ての方向から均等にイオンが
注入されるようにする。
板１１における上記ソース拡散層及びドレイン拡散層の
低濃度領域１４ａ間のチャネル領域１１ａに補正拡散層
１５ａを形成するための第２不純物１５を、ゲート電極
１３ａ，１３ｂをマスクにした斜めイオン注入によって
基板１１の表面側に導入する。この第２不純物１５は、
ｐ型すなわち第２導電型とする。ここでは、できるだけ
各ゲート電極１３ａ，１３ｂ下の基板１１の表面部分に
イオンが注入されるようにイオン注入角度を設定し、か
つ、リソグラフィーの精度内でゲート長が最も長いゲー
ト電極１３ａにおけるゲート長方向の中央付近下方の基
板１１部分にまで第２不純物１５ａが達するように、注
入エネルギーを設定することとし、例えば以下のような
条件でイオン注入を行う。 注入イオン ：ホウ素イオン 注入エネルギー ：６０ｋｅＶ 注入ドーズ量 ：１×１０13個／ｃｍ2 イオン注入角度 ：４５度 尚、ここでは、斜めイオン注入を行うため、基板１１を
回転させることによって全ての方向から均等にイオンが
注入されるようにする。
【００１７】上記のようにイオン注入を行うことによっ
て、ゲート長Ｌａ＝０．１＋αμｍで形成されたゲート
電極１３ａの下方には、低濃度拡散層１４ａの端部から
ゲート電極１３ａのゲート長方向中央部下方にまで達す
る補正拡散層１５ａが形成される。一方、ゲート長Ｌｂ
＝０．１−αμｍで形成されたゲート電極１３ｂの下方
に形成される補正拡散層１５ａはゲート長Ｌｂが短い分
だけゲート電極１３ｂ中央部下方で重なった状態にな
る。この補正拡散層１５ａが重なった領域は、他の補正
拡散層１５ａ部分よりも第２不純物１５が高濃度である
高濃度領域Ａになる。したがって、各ゲート電極１３
ａ，１３ｂ下のチャネル領域１１ａに形成される高濃度
領域Ａは、ゲート長Ｌａ，Ｌｂに対応して当該ゲート長
が短いほど自己整合的に広く形成される。
て、ゲート長Ｌａ＝０．１＋αμｍで形成されたゲート
電極１３ａの下方には、低濃度拡散層１４ａの端部から
ゲート電極１３ａのゲート長方向中央部下方にまで達す
る補正拡散層１５ａが形成される。一方、ゲート長Ｌｂ
＝０．１−αμｍで形成されたゲート電極１３ｂの下方
に形成される補正拡散層１５ａはゲート長Ｌｂが短い分
だけゲート電極１３ｂ中央部下方で重なった状態にな
る。この補正拡散層１５ａが重なった領域は、他の補正
拡散層１５ａ部分よりも第２不純物１５が高濃度である
高濃度領域Ａになる。したがって、各ゲート電極１３
ａ，１３ｂ下のチャネル領域１１ａに形成される高濃度
領域Ａは、ゲート長Ｌａ，Ｌｂに対応して当該ゲート長
が短いほど自己整合的に広く形成される。
【００１８】次に、図１（４）に示す第４工程では、ゲ
ート電極１３ａ，１３ｂを覆う状態で、基板１１の上面
にサイドウォール１６になる酸化シリコン膜を１５０ｎ
ｍの膜厚で成膜する。次いで、上記酸化シリコン膜を全
面エッチバックし、ゲート電極１３ａ，１３ｂの側壁に
当該酸化シリコン膜からなるサイドウォール１６を形成
する。その後、次の工程でのイオン注入の際に基板１１
にダメージが加わることを防止するために、基板１１の
表面に酸化シリコン膜を１５ｎｍの膜厚で成膜する。
ート電極１３ａ，１３ｂを覆う状態で、基板１１の上面
にサイドウォール１６になる酸化シリコン膜を１５０ｎ
ｍの膜厚で成膜する。次いで、上記酸化シリコン膜を全
面エッチバックし、ゲート電極１３ａ，１３ｂの側壁に
当該酸化シリコン膜からなるサイドウォール１６を形成
する。その後、次の工程でのイオン注入の際に基板１１
にダメージが加わることを防止するために、基板１１の
表面に酸化シリコン膜を１５ｎｍの膜厚で成膜する。
【００１９】次いで、ソース拡散層１７ａ及びドレイン
拡散層１７ｂを形成するための第３不純物１７を、ゲー
ト電極１３ａ，１３ｂをマスクにしたイオン注入によっ
て基板１１の表面側に導入する。この第３不純物１７は
ｎ型すなわち第１導電型であり、例えば以下のような条
件でイオン注入を行う。 注入イオン ：ヒ素イオン 注入エネルギー ：２０ｋｅＶ 注入ドーズ量 ：３×１０15個／ｃｍ2 イオン注入角度 ：７度 尚、ここでは、基板１１のチャネリングを考慮してイオ
ンの注入角度を７度に傾けてイオン注入を行うため、基
板１１を回転させることによって全ての方向から均等に
イオンが注入されるようにする。
拡散層１７ｂを形成するための第３不純物１７を、ゲー
ト電極１３ａ，１３ｂをマスクにしたイオン注入によっ
て基板１１の表面側に導入する。この第３不純物１７は
ｎ型すなわち第１導電型であり、例えば以下のような条
件でイオン注入を行う。 注入イオン ：ヒ素イオン 注入エネルギー ：２０ｋｅＶ 注入ドーズ量 ：３×１０15個／ｃｍ2 イオン注入角度 ：７度 尚、ここでは、基板１１のチャネリングを考慮してイオ
ンの注入角度を７度に傾けてイオン注入を行うため、基
板１１を回転させることによって全ての方向から均等に
イオンが注入されるようにする。
【００２０】上記のようにして、基板１１の表面側に各
不純物を導入した後、ＲＴＡによる１０００℃，１０秒
間の熱処理を行い、基板１１中に注入した第１〜第３不
純物１４〜１７を活性化させ、これによって基板１１上
にＭＯＳトランジスタ１ａ，１ｂを有する半導体装置１
を製造する。そしてこの後、図２に示すように、基板１
１上に層間絶縁膜２１を成膜し、この層間絶縁膜２１に
ゲート電極１３ａ，１３ｂ，ソース拡散層１７ａ及びド
レイン拡散層１７ｂに達するコンタクトホール２２をそ
れぞれ形成する。次いで、各コンタクトホール２２の底
面に露出するゲート電極１３ａ，１３ｂ，ソース拡散層
１７ａ及びドレイン拡散層１７ｂに接続する電極２３を
形成する。
不純物を導入した後、ＲＴＡによる１０００℃，１０秒
間の熱処理を行い、基板１１中に注入した第１〜第３不
純物１４〜１７を活性化させ、これによって基板１１上
にＭＯＳトランジスタ１ａ，１ｂを有する半導体装置１
を製造する。そしてこの後、図２に示すように、基板１
１上に層間絶縁膜２１を成膜し、この層間絶縁膜２１に
ゲート電極１３ａ，１３ｂ，ソース拡散層１７ａ及びド
レイン拡散層１７ｂに達するコンタクトホール２２をそ
れぞれ形成する。次いで、各コンタクトホール２２の底
面に露出するゲート電極１３ａ，１３ｂ，ソース拡散層
１７ａ及びドレイン拡散層１７ｂに接続する電極２３を
形成する。
【００２１】上記のようにして形成された半導体装置１
は、各ゲート電極１３ａ，１３ｂのゲート長Ｌａ，Ｌｂ
に対応して当該ゲート長が短いほど、第２不純物１５の
高濃度領域Ａが広くなる補正拡散層１５ａがゲート電極
１３ａ，１３ｂ下のチャネル領域１１ａに配置されたも
のになる。そして、第２不純物１５は、ソース拡散層１
７ａ及びドレイン拡散層１７ｂに拡散されている第１及
び第３不純物１４，１７とは異なる導電型であることか
ら、ゲート長が設計より長く形成されたゲート電極１３
ａを有するＭＯＳトランジスタ１ａと比較して、ゲート
長が短く形成されたゲート電極１３ｂを有するＭＯＳト
ランジスタ１ｂでは、第２不純物１５による短チャネル
効果の発生を防止する効果が高くなる。
は、各ゲート電極１３ａ，１３ｂのゲート長Ｌａ，Ｌｂ
に対応して当該ゲート長が短いほど、第２不純物１５の
高濃度領域Ａが広くなる補正拡散層１５ａがゲート電極
１３ａ，１３ｂ下のチャネル領域１１ａに配置されたも
のになる。そして、第２不純物１５は、ソース拡散層１
７ａ及びドレイン拡散層１７ｂに拡散されている第１及
び第３不純物１４，１７とは異なる導電型であることか
ら、ゲート長が設計より長く形成されたゲート電極１３
ａを有するＭＯＳトランジスタ１ａと比較して、ゲート
長が短く形成されたゲート電極１３ｂを有するＭＯＳト
ランジスタ１ｂでは、第２不純物１５による短チャネル
効果の発生を防止する効果が高くなる。
【００２２】以上のことから、ゲート長のばらつきに応
じて短チャネル効果を抑制することが可能になり、同一
基板上に形成されたＭＯＳトランジスタのゲート長のば
らつきによるしきい電圧のばらつきを防止することが可
能になる。
じて短チャネル効果を抑制することが可能になり、同一
基板上に形成されたＭＯＳトランジスタのゲート長のば
らつきによるしきい電圧のばらつきを防止することが可
能になる。
【００２３】上記実施例では、第１導電型をｎ型，第２
導電型をｐ型としたが、この逆でも良い。また、上記実
施例で示した半導体装置及び半導体装置の製造方法は、
一例であり、ゲート電極とこの側周部下方の基板中にソ
ース及びドレイン拡散層を有するＭＯＳ型の半導体装置
に広く適用可能である。
導電型をｐ型としたが、この逆でも良い。また、上記実
施例で示した半導体装置及び半導体装置の製造方法は、
一例であり、ゲート電極とこの側周部下方の基板中にソ
ース及びドレイン拡散層を有するＭＯＳ型の半導体装置
に広く適用可能である。
【００２４】また、本発明は、上記実施例に示したよう
な同一基板上に形成される複数のＭＯＳトランジスタ間
のしきい電圧のばらつきを防止できるだけではなく、異
なる基板上に形成される複数のＭＯＳトランジスタ間の
しきい電圧のばらつきを防止することも可能である。
な同一基板上に形成される複数のＭＯＳトランジスタ間
のしきい電圧のばらつきを防止できるだけではなく、異
なる基板上に形成される複数のＭＯＳトランジスタ間の
しきい電圧のばらつきを防止することも可能である。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、基板のチャネル領域に各ゲート電極のゲー
ト長に対応して当該ゲート長が短いほど上記ソース拡散
層及びドレイン拡散層の導電型と異なる不純物が高濃度
に拡散された領域が広い補正拡散層を備えたことで、同
一に設計された複数のゲート電極のゲート長にばらつき
が生じた場合には、各ゲート電極のゲート長のばらつき
に応じて短チャネル効果の発生を防止することが可能に
なる。したがって、ゲート電極のゲート長のばらつきに
よらず、しきい電圧の均一化を図ることが可能になる。
置によれば、基板のチャネル領域に各ゲート電極のゲー
ト長に対応して当該ゲート長が短いほど上記ソース拡散
層及びドレイン拡散層の導電型と異なる不純物が高濃度
に拡散された領域が広い補正拡散層を備えたことで、同
一に設計された複数のゲート電極のゲート長にばらつき
が生じた場合には、各ゲート電極のゲート長のばらつき
に応じて短チャネル効果の発生を防止することが可能に
なる。したがって、ゲート電極のゲート長のばらつきに
よらず、しきい電圧の均一化を図ることが可能になる。
【００２６】また、上記半導体装置の製造方法によれ
ば、各ゲート電極をマスクにした斜めイオン注入によっ
て各ゲート電極のゲート長方向中央付近下にまで不純物
を導入して補正拡散層を形成することで、各ゲート電極
のゲート長に対応させて当該ゲート長が短いほど上記ソ
ース拡散層及びドレイン拡散層の導電型と異なる不純物
が高濃度に拡散された領域が自己整合的に広くなる補正
拡散層をチャネル領域に形成することが可能になる。こ
のため、リソグラフィー技術に負担をかけることなくゲ
ート長に対応させて短チャネル効果の発生を防止するこ
とが可能になり、各ゲート電極のゲート長のばらつきに
よらずしきい電圧が均一な半導体装置を製造することが
可能になる。
ば、各ゲート電極をマスクにした斜めイオン注入によっ
て各ゲート電極のゲート長方向中央付近下にまで不純物
を導入して補正拡散層を形成することで、各ゲート電極
のゲート長に対応させて当該ゲート長が短いほど上記ソ
ース拡散層及びドレイン拡散層の導電型と異なる不純物
が高濃度に拡散された領域が自己整合的に広くなる補正
拡散層をチャネル領域に形成することが可能になる。こ
のため、リソグラフィー技術に負担をかけることなくゲ
ート長に対応させて短チャネル効果の発生を防止するこ
とが可能になり、各ゲート電極のゲート長のばらつきに
よらずしきい電圧が均一な半導体装置を製造することが
可能になる。
【図１】実施例を示す工程図である。
【図２】実施例を示す断面図である。
【図３】従来例を示す断面図である。
１１ 基板 １３ａ，１３ｂ ゲート電極 １４ 第１不純物（第１導電型の不純物） １４ａ 低濃度領域（ソース拡散層，ドレイン拡散層） １５ 第２不純物（第２導電型の不純物） １５ａ 補正拡散層 １７ 第３不純物（第１導電型の不純物） １７ａ ソース拡散層 １７ｂ ドレイン拡散層
Claims (2)
- 【請求項１】 基板上に配置された複数のゲート電極
と、前記各ゲート電極の側周部下方の前記基板に第１導
電型の不純物を拡散してなるソース拡散層及びドレイン
拡散層とを有する半導体装置において、 前記基板における前記ソース拡散層とドレイン拡散層と
の間のチャネル領域に、当該各ゲート電極のゲート長に
対応させて当該ゲート長が短いほど第２導電型の不純物
が高濃度に拡散された領域が広い補正拡散層を備えたこ
とを特徴とする半導体装置。 - 【請求項２】 基板上に複数のゲート電極を形成する工
程と、 前記各ゲート電極をマスクにしたイオン注入によって、
前記基板にソース拡散層及びドレイン拡散層を形成する
ための第１導電型の不純物を導入する工程と、 前記各ゲート電極をマスクにした斜めイオン注入によっ
て、前記基板における前記ソース拡散層と前記ドレイン
拡散層との間のチャネル領域に当該各ゲート電極のゲー
ト長方向の中心付近下方にまで達する補正拡散層を形成
するための第２導電型の不純物を導入する工程と、を備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13916795A JPH08335697A (ja) | 1995-06-06 | 1995-06-06 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13916795A JPH08335697A (ja) | 1995-06-06 | 1995-06-06 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335697A true JPH08335697A (ja) | 1996-12-17 |
Family
ID=15239146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13916795A Pending JPH08335697A (ja) | 1995-06-06 | 1995-06-06 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0970513A2 (en) * | 1996-12-30 | 2000-01-12 | Intel Corporation | Well boosting threshold voltage rollup |
| US6359319B1 (en) | 1997-04-25 | 2002-03-19 | Nec Corporation | Static random access memory cell having pocket regions adjacent to sources of drive transistors |
-
1995
- 1995-06-06 JP JP13916795A patent/JPH08335697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0970513A2 (en) * | 1996-12-30 | 2000-01-12 | Intel Corporation | Well boosting threshold voltage rollup |
| EP0970513A4 (en) * | 1996-12-30 | 2000-01-12 | Intel Corp | SEQUENTIAL RISE OF A THRESHOLD TENSION BY WELL AMPLIFICATION |
| US6359319B1 (en) | 1997-04-25 | 2002-03-19 | Nec Corporation | Static random access memory cell having pocket regions adjacent to sources of drive transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7358567B2 (en) | High-voltage MOS device and fabrication thereof | |
| KR100391959B1 (ko) | 반도체 장치 및 제조 방법 | |
| JPH1084045A (ja) | 半導体集積回路装置およびその製造方法 | |
| US8264045B2 (en) | Semiconductor device including a SRAM section and a logic circuit section | |
| US6215151B1 (en) | Methods of forming integrated circuitry and integrated circuitry | |
| JPH08335697A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100292939B1 (ko) | 반도체장치및그의제조방법 | |
| KR20000031366A (ko) | 반도체 소자 및 그 제조방법 | |
| JPS61210673A (ja) | Ｍｉｓ型半導体装置 | |
| JP2000260989A (ja) | 半導体装置とその製造方法 | |
| JPH01196176A (ja) | Ｍｉｓ型半導体装置 | |
| JP4654395B2 (ja) | 半導体装置の製造方法 | |
| JPH088430A (ja) | Ｍｏｓトランジスタ及びその形成方法 | |
| KR100371284B1 (ko) | 플랫 셀형 반도체 메모리 장치의 제조 방법 | |
| JP3413990B2 (ja) | 積み上げ拡散層型ｍｉｓ半導体装置の製造方法 | |
| JPH06112482A (ja) | Ｍｏｓトランジスタとその製造方法 | |
| JPH06232153A (ja) | 半導体装置及びその製造方法 | |
| JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS62130563A (ja) | 半導体装置 | |
| JP3941787B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JPH04112567A (ja) | 半導体装置 | |
| JPS6254959A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH10163490A (ja) | トランジスタの製造方法 | |
| KR19980054508A (ko) | 반도체 소자 제조방법 |