JPH06232153A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 バイポーラアクションに対する耐性をもつ高
耐圧トランジスタを提供する。 【構成】 ゲート電極１４の側壁部に形成したサイドウ
ォール絶縁膜１７の直下に低濃度な第１不純物領域１６
を形成し、この領域１６に隣接する外側に濃度が比較的
に高い第２不純物領域１９を形成したことにより、第１
不純物領域でブレークダウンの発生を抑え、第２不純物
領域でピンチオフを阻止することが可能となる。このた
めバイポーラアクション耐性を持つ高耐圧トランジスタ
が実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に、高耐圧ＭＯＳトランジスタに係
わる。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来、
ＥＰＲＯＭ，Ｆlash ＥＥＰＲＯＭ等の不揮発性メモリ
では、データ書き込み時に使用される外部電源Ｖｐｐ
（約１２Ｖ）のオペレーション用に高耐圧ＭＯＳトラン
ジスタが用いられている。この高耐圧ＭＯＳトランジス
タは、単にドレイン接合の耐圧がＶｐｐ電圧以上必要と
されるだけでなく、ドレイン，ゲートに高電圧が同時に
印加されたときに起こるバイポーラアクション（アバラ
ンシェ降伏が起こりドレイン電流Ｉ_Dが急に増加する現
象）に対してもＶｐｐ電圧以上の耐圧が要求される。通
常、このような高耐圧ＭＯＳトランジスタとしては、図
５に示すようなものが知られている。この高耐圧ＭＯＳ
トランジスタは、Ｐ型のシリコン基板１表面にゲート酸
化膜２，フィールド酸化膜３が形成され、ゲート酸化膜
２を介してゲート電極４が形成されている。そして、シ
リコン基板１におけるゲート電極３の一側方の位置に
は、高不純物濃度のｎ型のソース領域５が形成されてい
る。また、シリコン基板１におけるゲート電極３の他側
方の位置には、オフセット領域６及びドレイン領域７が
形成されている。オフセット領域６は、ドレイン領域７
に比べて不純物濃度が低く設定されている。このよう
に、ドレイン接合部に不純物濃度がドレイン領域７より
も低いオフセット領域が設けられているため、ドレイン
接合の電界を弱め、バイポーラアクションのトリガーと
なり得る衝突電離の発生を抑えようとするものである。

【０００３】このような構造の高耐圧ＭＯＳトランジス
タにおいて、オフセット領域６の不純物濃度を変化させ
た場合の実際のバイポーラアクション特性を図７〜図１
０に示す。

【０００４】図７のグラフは、オフセット領域６の不純
物（リンＰ⁺）のドーズ量を４Ｅ１２ｃｍ^-2にした場合
のドレイン電圧（Ｖ_D）とドレイン電流（Ｉ_D）の関係を
夫々の設定ゲート電圧Ｖ_G毎に測定した結果を示してい
る。このグラフから判るように、ドーズ量が４Ｅ１２ｃ
ｍ^-2では、不純物濃度が薄いため、オフセット領域６が
ピンチオフし易く、電流が大きくなる高ゲート電圧にお
いてはバイポーラアクション（図中円で囲む）に入る。

【０００５】一方、図１０に示すグラフは、オフセット
領域６の不純物（Ｐ⁺）のドーズ量を１Ｅ１３ｃｍ^-2の
高濃度としたときの測定結果である。この場合は、ゲー
ト端でブレークダウンが起こり、低ゲート電圧において
バイポーラアクション（図中円で囲む）に入る。

【０００６】図８及び図９に示すグラフは、オフセット
領域６の不純物（Ｐ⁺）のドーズ量が６Ｅ１２ｃｍ^-2と
８Ｅ１２ｃｍ^-2の場合を示しており、図７と図１０に示
した場合の２つのドーズ量の中間の場合であり、バイポ
ーラアクションの発生がかろうじて抑えられている。

【０００７】これらのグラフから判るように、オフセッ
ト領域６最適なドーズ量は、低ドーズ量側ではオフセッ
ト領域６のピンチオフが発生し、高ドーズ量側ではゲー
ト端におけるブレークダウンによって制限される。この
ため、このようなトランジスタでは、ドーズ量が約６Ｅ
１２ｃｍ^-2〜８Ｅ１２ｃｍ^-2という狭い範囲にしか設定
できない。このような狭い設定ドーズ量の範囲では、プ
ロセスばらつきに対する安定性が悪く、また、他のイオ
ン注入工程との一括化を考えた場合に、自由度がないた
めに、プロセス上非常に不利な状況となる。さらに、今
後のメモリの高集積化に伴って、高耐圧ＭＯＳトランジ
スタのサイズも小さくすることが要求されるが、ゲート
長を小さくしたり、ゲート酸化膜を薄くすることは、さ
らにバイポーラアクションに対し不利な状況となり、益
々設定条件が厳しくなると考えられる。

【０００８】ところで、ドレイン側の不純物濃度を漸次
変えた領域を設けた技術が特開昭６１−１１２３７９号
公報に開示されている。このトランジスタは、図６に示
すように、シリコン基板１にゲート絶縁膜２を介してゲ
ート電極３及びサイドウォール絶縁膜８を設け、ゲート
電極４端部の下方に低濃度不純物領域９Ａ、サイドウォ
ール絶縁膜８の下方に中濃度不純物領域９Ｂ、サイドウ
ォール絶縁膜８端部の下方から高濃度不純物領域９Ｃを
形成した構造である。このような構造とすることによ
り、所謂ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造のもつ
ホットキャリア抑制効果を保持しつつ、低濃度不純物領
域とサイドウォール絶縁膜との界面におけるキャリアの
捕獲というＬＤＤ構造の不都合を回避させるというもの
である。しかしながら、このような構造のトランジスタ
では、上記したオフセット領域を持つトランジスタに比
べて著しく耐圧が低く、例えばＥＰＲＯＭやＦlash Ｅ
ＥＰＲＯＭ等のオペレーション用の高耐圧トランジスタ
としては、用いることができない。

【０００９】よって、高耐圧トランジスタとしては、現
在のオフセット構造に対し、さらにバイポーラアクショ
ンに対し強い構造が要求されている。

【００１０】この発明が解決しようとする課題は、高耐
圧ＭＯＳトランジスタにおいてバイポーラアクション耐
性を備え、しかも設定ドーズ量の範囲を広げるには、ど
のような手段を講じればよいかという点にある。

【００１１】

【課題を解決するための手段】このような課題を解決す
るものとして、この発明においては以下に説明する構成
とする。

【００１２】この出願の請求項１記載の発明は、第１導
電型の半導体基板上にゲート絶縁膜を介してゲート電極
が形成され、且つ該ゲート電極両側の前記半導体基板に
第２導電型のソース・ドレイン領域が形成されると共
に、前記ゲート電極側壁にサイドウォール絶縁膜が形成
された半導体装置において、前記ドレイン領域が、サイ
ドウォール絶縁膜直下に形成された低不純物濃度の第１
不純物領域と、該第１不純物領域の外側に隣接して形成
された、該第１不純物領域より不純物濃度の高い第２不
純物領域と、該第２不純物領域の外側に隣接して形成さ
れた、該第２不純物領域より不純物濃度の高い第３不純
物領域とから成ることを構成とする。

【００１３】請求項２記載の発明は、第１導電型の半導
体基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極をマスクとしてイオン注入を行
って該ゲート電極の両側の前記半導体基板に低濃度な第
２導電型の第１不純物領域を形成する工程と、前記ゲー
ト電極の側壁にサイドウォール絶縁膜を形成する工程
と、前記ゲート電極及び前記サイドウォール絶縁膜をマ
スクとしてイオン注入を行って前記第１不純物領域より
不純物濃度の高い第２導電型の第２不純物領域を形成す
る工程と、ドレイン側の前記第２不純物領域表面の前記
サイドウォール絶縁膜寄りの領域にレジストパターンを
形成し、このレジストパターンをマスクとしてイオン注
入を行って前記第２不純物領域より不純物濃度の高い第
２導電型の第３不純物領域を形成する工程とを構成とす
る。

【００１４】請求項３記載の発明は、第１導電型の半導
体基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の側壁にサイドウォール絶縁膜
を形成する工程と、前記半導体基板を回転させながら、
前記ゲート電極及びサイドウォール絶縁膜をマスクとし
て斜めイオン注入を行って低濃度な第２導電型の第１不
純物領域を形成する工程と、次いで、前記ゲート電極及
びサイドウォール絶縁膜をマスクとして前記半導体基板
に対して垂直なイオン注入を行って第２導電型の第２不
純物領域を形成する工程と、ドレイン側の前記第２不純
物領域表面の前記サイドウォール寄りの領域にレジスト
パターンを形成し、このレジストパターンをマスクとし
てイオン注入を行って、前記第２不純物領域より不純物
濃度の高い第２導電型の第３不純物領域を形成する工程
とを備えることを構成とする。

【００１５】請求項４記載の発明は、第１導電型の半導
体基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の側壁にサイドウォール絶縁膜
を形成する工程と、前記ゲート電極及びサイドウォール
絶縁膜をマスクとしてイオン注入を行い、不純物濃度の
低い第２導電型の第２不純物領域を形成する工程と、そ
の後、アニールを施して前記不純物領域の外側に該第２
不純物領域により不純物濃度の低い第２導電型の第１不
純物領域を形成する工程と、ドレイン側の前記第２不純
物領域表面の前記サイドウォール寄りの領域にレジスト
パターンを形成し、このレジストパターンをマスクとし
てイオン注入を行って前記第２不純物領域より不純物濃
度の高い第２導電型の第３不純物領域を形成する工程と
を備えることを構成とする。

【００１６】

【作用】この発明の請求項１記載の発明においては、低
濃度な第１不純物領域がゲート電極端部のブレークダウ
ンを抑え、第１不純物領域より高濃度な第２不純物領域
がピンチオフの発生を抑制する作用がある。このよう
に、ピンチオフ及びブレークダウンに対し、独立に対応
できるため、不純物濃度の自由度が広く、より耐圧を高
くすることが可能となる。このような構造により、図４
に示すようなＶ_D−Ｉ_D特性が達成できる。

【００１７】請求項２記載の発明においては、第１不純
物領域及び第２不純物領域がゲート電極やサイドウォー
ル絶縁膜をマスクとして、自己整合的に形成することが
できる。また、ドレイン側の第２不純物領域表面のサイ
ドウォール絶縁膜寄りの領域に形成したレジストパター
ンをマスクとしてイオン注入することにより、第３不純
物領域を形成することができる。第１不純物領域，第２
不純物領域及び第３不純物領域は、相隣接して形成され
る。第２不純物領域の不純物濃度は、第１不純物領域形
成時のドーズ量に第２不純物領域形成時のイオン注入の
ドーズ量を加えたものであり、また、この第２不純物領
域のドーズ量に第３不純物領域形成時のイオン注入のド
ーズを加えたものが第３不純物領域のドーズ量となる。
第１〜３不純物領域のドーズ量は、上記したピンチオフ
及びブレークダウンに対処できる量に設定され、請求項
１記載の発明における作用を奏する。

【００１８】請求項３記載の発明は、ゲート電極及びサ
イドウォール絶縁膜を形成した後に斜めイオン注入を行
うことにより、サイドウォール直下に第１不純物領域を
形成することができる。その後のイオン注入により第２
不純物領域が形成される。この第２不純物領域のドーズ
量は、第１不純物領域形成時及び第２不純物領域形成時
のイオン注入のドーズ量の和となる。また、第３不純物
領域のドーズ量は、第２不純物領域のドーズ量に、第３
不純物領域形成時のイオン注入のドーズを加えたものと
なる。

【００１９】このように斜めイオン注入を用いたことに
より、イオン注入装置の設定角度を変えるだけでよく、
工程を簡単化することができる。

【００２０】請求項４記載の発明においては、ゲート電
極及びサイドウォール絶縁膜を形成した後、第２不純物
領域を形成し、この第２不純物領域から不純物を拡散さ
せることにより第１不純物領域を形成する。このため、
第１不純物領域を形成するためのイオン注入が省略で
き、プロセスを簡略化できる。最近のイオン注入では、
ドーズ量を第２不純物領域の設定ドーズ量よりわずかに
高くしておけば、後のアニールにより不純物が拡散して
設定ドーズ量に調整することが可能となる。

【００２１】

【実施例】以下、この発明に係る半導体装置及びその製
造方法の詳細を図面に示す実施例に基づいて説明する。

【００２２】（実施例１）図１（Ａ）〜（Ｄ）は、この
発明の実施例１の製造工程を示す要部断面図である。

【００２３】先ず、図１（Ａ）に示すように、シリコン
基板１１に、ゲート酸化膜１２及びフィールド酸化膜１
３を周知の技術で形成した後、ゲート酸化膜１２上の所
望の位置にゲート電極１４を形成する。そして、基板全
面に例えばＰ⁺の低濃度なイオン注入をする。このと
き、図１（Ａ）に示すように、ゲート電極１４及びフィ
ールド酸化膜１３は、イオン注入のマスクとなり、ソー
ス・ドレイン側に夫々低不純物濃度な第１不純物領域１
５，１６が形成される。なお、ドレイン側の第１不純物
領域１６は、ソース側よりも幅が長く設定されている。

【００２４】次に、図示しないが、全面に絶縁膜を堆積
させエッチバックを行って、図１（Ｂ）に示すように、
ゲート電極１４の側壁部にサイドウォール絶縁膜１７を
形成する。そして、同図（Ｂ）に示すように、ゲート電
極１４及びサイドウォール絶縁膜１７並びにフィールド
酸化膜１３をマスクとして２回目のＰ⁺のイオン注入を
行い、ソース側に第２不純物領域１８を、ドレイン側に
も第２不純物領域１９を形成する。ソース側の第２不純
物領域１８は、第１不純物領域１５に重なって形成さ
れ、そのドーズ量はほぼ第１不純物領域１５のドーズ量
に２回目のイオン注入のドーズ量を加えた量となる。第
１不純物領域１５は、２回目のイオン注入により、サイ
ドウォール絶縁膜１７直下のものだけ残り、第２不純物
領域１８と隣接する。同様にドレイン側でも、サイドウ
ォール絶縁膜１７直下の第１不純物領域１６のみ残り、
新たに形成された第２不純物領域１９と隣接して形成さ
れる。

【００２５】次に、フォトリソグラフィー技術を用い
て、図１（Ｃ）に示すように、ゲート電極１４，サイド
ウォール絶縁膜１７及び第２不純物領域の略幅半分に当
る位置に亘ってレジストパターン２０をパターニングす
る。そして、同図（Ｃ）に示すように、例えばＡｓのイ
オン注入を行って、夫々ソース，ドレインとなる高濃度
な第３不純物領域２１，２２を形成する。このイオン注
入によって、ドレイン側では、サイドウォール絶縁膜１
７直下の低濃度な第１不純物領域１６，サイドウォール
絶縁膜１７のすぐ脇の中濃度な第２不純物領域１９及び
高濃度な第３不純物領域２２が隣接して形成される。

【００２６】このような製造方法によって形成されたｎ
ＭＯＳトランジスタは、第３不純物領域２２がドレイン
であり、第１不純物領域１６と第２不純物領域１９がオ
フセット領域である。このような構造にしたことによ
り、オフセット領域のピンチオフは、第１不純物領域１
６より高濃度な第２不純物領域１９で阻止されるため起
りにくくなる。一方、ゲート端でのブレークダウンは、
サイドウォール絶縁膜１７直下の低濃度な第１不純物領
域１６で電界を弱めるため、抑制することができる。な
お、図７〜図１０に示したトランジスタ特性のデータを
参考にすると、サイドウォール絶縁膜１７直下の第１不
純物領域１６のドーズ量を４Ｅ１２ｃｍ^-2以下、サイド
ウォール絶縁膜１７の外側の第２不純物領域１９のドー
ズ量を１Ｅ１３ｃｍ^-2（１回目のイオン注入と２回目の
イオン注入でのドーズ量を合せて）以上とすることによ
り、低ゲート電圧では図７に示す特性を、高ゲート電圧
側では図１０に示す特性を持つトランジスタが得られ
る。このように、オフセット領域を低濃度な第１不純物
領域１６と中濃度な第２不純物領域１９とで構成する
と、オフセット領域のピンチオフと、ゲート端でのブレ
ークダウンとに対し、独立に対処できるため、不純物濃
度の自由度が広くなり、より耐圧を高く設定することが
可能となる。

【００２７】なお、上記した工程の後は、レジストパタ
ーン２０を除去し従来と同様なＭＯＳトランジスタ製造
工程を用いて作成すればよい。

【００２８】（実施例２）図２（Ａ）〜（Ｄ）は、この
発明の実施例２の製造工程を示す要部断面図である。

【００２９】この実施例では、シリコン基板１１上にゲ
ート絶縁膜１２及びフィールド酸化膜１３を形成した
後、ゲート酸化膜１２にゲート電極１４及びサイドウォ
ール絶縁膜１７を形成する。その後、図２（Ａ）に示す
ように、斜めイオン注入を行う。この斜めイオン注入
は、斜方向からイオンを照射し、その時基板を回転中心
で回転させる。これにより、サイドウォール絶縁膜１７
の直下までイオンが打ち込まれて第１不純物領域１５，
１６が形成できる。

【００３０】その後は、上記した実施例１と同様に、図
２（Ｂ）〜（Ｄ）までの工程を行えばよい。

【００３１】この実施例においても、サイドウォール絶
縁膜１７直下に低濃度な第１不純物領域が形成でき、上
記実施例１と同様の作用を持つ高耐圧ＭＯＳトランジス
タが作成できる。

【００３２】（実施例３）図３（Ａ）〜（Ｄ）は、この
発明の実施例３の製造工程の要部断面図である。

【００３３】まず、シリコン基板１１上にゲート絶縁膜
１２及びフィールド酸化膜１３を形成した後、ゲート酸
化膜１２上の所望の位置にゲート電極１４及びサイドウ
ォール絶縁膜１７を形成する。そして、図３（Ａ）に示
すように、ゲート電極１４及びサイドウォール絶縁膜１
７をマスクとしてイオン注入を行って、中程度の濃度の
第２不純物領域１８，１９からまず形成する。

【００３４】次に、同図（Ｂ）に示すように、アニール
を行い、サイドウォール絶縁膜１７直下まで不純物を拡
散させ、第２不純物領域１８，１９よりも低濃度な第１
不純物領域１５，１６を形成する。このとき、アニール
条件を調整することにより第１不純物領域１５，１６の
幅寸法を制御することができる。

【００３５】その後の工程は、図３（Ｃ）及び（Ｄ）に
示すように、上記した実施例１と同様の工程を行えばよ
い。

【００３６】この実施例においても、第１不純物領域１
６の不純物濃度を第２不純物領域１９のそれより低くす
ることができるため、上記実施例１及び２と同様の作用
・効果を持つ。なお、この実施例では、第２不純物領域
１８，１９の形成の後にアニールを施したが、通常のソ
ース・ドレイン用アニールと同時に行うこともできる。
このため、プロセス工程数を少なくすることも可能であ
る。

【００３７】以上、この発明をｎチャンネルトランジス
タに適用して説明したが、不純物のイオン種を変えてＰ
チャンネルトランジスタに適用することも勿論可能であ
る。

【００３８】この発明は、上記実施例１，２，３に限定
されるものではなく、構成の要旨の範囲で各種の変更が
可能である。

【００３９】

【発明の効果】以上の説明から明らかなように、この発
明によれば以下に説明する効果を奏する。

【００４０】請求項１記載の発明によれば、第１不純物
領域でブレークダウンの発生を抑え、第２不純物領域で
ピンチオフを阻止することができる。このため、バイポ
ーラアクションに対し強い耐性をもつ効果がある。ま
た、このようなブレークダウンやピンチオフに対して、
独立に対応できるため、不純物濃度の自由度が広くな
り、より耐圧を高く設定することが可能となる。

【００４１】また、請求項２記載の発明は、自己整合的
に第１，第２不純物領域が形成でき、容易なプロセス技
術を用いて、バイポーラアクション耐性のある高耐圧Ｍ
ＯＳトランジスタを確実に作成できる効果を奏する。

【００４２】さらに、請求項３及び４記載の発明によれ
ば、高耐圧ＭＯＳトランジスタの製造工程を簡略化する
効果がある。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｄ）は実施例１の製造工程を示す要
部断面図。

【図２】（Ａ）〜（Ｄ）は実施例２の製造工程を示す要
部断面図。

【図３】（Ａ）〜（Ｄ）は実施例３の製造工程を示す要
部断面図。

【図４】本発明を適用したトランジスタのＶ_D−Ｉ_D特性
を示すグラフ。

【図５】従来例の要部断面図。

【図６】従来例の要部断面図。

【図７】従来構造のトランジスタのＶ_D−Ｉ_D特性を示す
グラフ。

【図８】従来構造のトランジスタのＶ_D−Ｉ_D特性を示す
グラフ。

【図９】従来構造のトランジスタのＶ_D−Ｉ_D特性を示す
グラフ。

【図１０】従来構造のトランジスタのＶ_D−Ｉ_D特性を示
すグラフ。

【符号の説明】

１１…シリコン基板 １２…ゲート酸化膜 １４…ゲート電極 １６…第１不純物領域 １７…サイドウォール絶縁膜 １９…第２不純物領域 ２０…レジストパターン ２２…第３不純物領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上にゲート絶縁
   膜を介してゲート電極が形成され、且つ該ゲート電極両
   側の前記半導体基板に第２導電型のソース・ドレイン領
   域が形成されると共に、前記ゲート電極側壁にサイドウ
   ォール絶縁膜が形成された半導体装置において、 前記ドレイン領域が、サイドウォール絶縁膜直下に形成
   された低不純物濃度の第１不純物領域と、該第１不純物
   領域の外側に隣接して形成された、該第１不純物領域よ
   り不純物濃度の高い第２不純物領域と、該第２不純物領
   域の外側に隣接して形成された、該第２不純物領域より
   不純物濃度の高い第３不純物領域とから成ることを特徴
   とする半導体装置。
2. 【請求項２】 第１導電型の半導体基板上にゲート絶縁
   膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとしてイオン注入を行って該ゲ
   ート電極の両側の前記半導体基板に低濃度な第２導電型
   の第１不純物領域を形成する工程と、 前記ゲート電極の側壁にサイドウォール絶縁膜を形成す
   る工程と、 前記ゲート電極及び前記サイドウォール絶縁膜をマスク
   としてイオン注入を行って前記第１不純物領域より不純
   物濃度の高い第２導電型の第２不純物領域を形成する工
   程と、 ドレイン側の前記第２不純物領域表面の前記サイドウォ
   ール絶縁膜寄りの領域にレジストパターンを形成し、こ
   のレジストパターンをマスクとしてイオン注入を行って
   前記第２不純物領域より不純物濃度の高い第２導電型の
   第３不純物領域を形成する工程とを備えることを特徴と
   する半導体装置の製造方法。
3. 【請求項３】 第１導電型の半導体基板上にゲート絶縁
   膜を介してゲート電極を形成する工程と、 前記ゲート電極の側壁にサイドウォール絶縁膜を形成す
   る工程と、 前記半導体基板を回転させながら、前記ゲート電極及び
   サイドウォール絶縁膜をマスクとして斜めイオン注入を
   行って低濃度な第２導電型の第１不純物領域を形成する
   工程と、 次いで、前記ゲート電極及びサイドウォール絶縁膜をマ
   スクとして前記半導体基板に対して垂直なイオン注入を
   行って第２導電型の第２不純物領域を形成する工程と、 ドレイン側の前記第２不純物領域表面の前記サイドウォ
   ール寄りの領域にレジストパターンを形成し、このレジ
   ストパターンをマスクとしてイオン注入を行って、前記
   第２不純物領域より不純物濃度の高い第２導電型の第３
   不純物領域を形成する工程とを備えることを特徴とする
   半導体装置の製造方法。
4. 【請求項４】 第１導電型の半導体基板上にゲート絶縁
   膜を介してゲート電極を形成する工程と、 前記ゲート電極の側壁にサイドウォール絶縁膜を形成す
   る工程と、 前記ゲート電極及びサイドウォール絶縁膜をマスクとし
   てイオン注入を行い、不純物濃度の低い第２導電型の第
   ２不純物領域を形成する工程と、 その後、アニールを施して前記不純物領域の外側に該第
   ２不純物領域より不純物濃度の低い第２導電型の第１不
   純物領域を形成する工程と、 ドレイン側の前記第２不純物領域表面の前記サイドウォ
   ール寄りの領域にレジストパターンを形成し、このレジ
   ストパターンをマスクとしてイオン注入を行って前記第
   ２不純物領域より不純物濃度の高い第２導電型の第３不
   純物領域を形成する工程とを備えることを特徴とする半
   導体装置の製造方法。