JP2787908B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にポケット層を持つ改良型ＬＤＤ構造のＭ
ＯＳ型半導体装置の製造方法に関する。
法に関し、特にポケット層を持つ改良型ＬＤＤ構造のＭ
ＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】ソース・ドレイン層とゲートとの間に低
濃度層を有するＬＤＤ（Lightly Doped Drain ）構造を
有するＭＯＳトランジスタにおいては、短チャネル効果
の抑制を目的としてポケット層をもつ改良型ＬＤＤ構造
が提案されている。例えば、図８（ａ）のＭＯＳトラン
ジスタでは、Ｐ型シリコン基板２１上にフィールド酸化
膜２２、ゲート酸化膜２３、ポリシリコンのゲート電極
２４が形成されており、このゲート電極２４をマスクと
して基板内にＮ型不純物が拡散されてＬＤＤ構造の低濃
度拡散層領域２５が形成され、同様にゲート電極２４を
マスクとしてＰ型不純物がイオン注入されてポケット層
２６が形成されている。また、ＣＶＤ法によりシリコン
酸化膜を堆積して反応性イオンエッチングによりエッチ
バックされることでゲート電極２４の側壁にサイドウォ
ールスペーサ２７が形成され、このサイドウォールスペ
ーサ２７をマスクとしてＮ型不純物がイオン注入されソ
ース・ドレインの高濃度拡散層領域２８が形成される。
このような構造では、ポケット注入層によりドレイン電
界の影響を軽減できるため短チャネル効果を抑制するこ
とができる。
濃度層を有するＬＤＤ（Lightly Doped Drain ）構造を
有するＭＯＳトランジスタにおいては、短チャネル効果
の抑制を目的としてポケット層をもつ改良型ＬＤＤ構造
が提案されている。例えば、図８（ａ）のＭＯＳトラン
ジスタでは、Ｐ型シリコン基板２１上にフィールド酸化
膜２２、ゲート酸化膜２３、ポリシリコンのゲート電極
２４が形成されており、このゲート電極２４をマスクと
して基板内にＮ型不純物が拡散されてＬＤＤ構造の低濃
度拡散層領域２５が形成され、同様にゲート電極２４を
マスクとしてＰ型不純物がイオン注入されてポケット層
２６が形成されている。また、ＣＶＤ法によりシリコン
酸化膜を堆積して反応性イオンエッチングによりエッチ
バックされることでゲート電極２４の側壁にサイドウォ
ールスペーサ２７が形成され、このサイドウォールスペ
ーサ２７をマスクとしてＮ型不純物がイオン注入されソ
ース・ドレインの高濃度拡散層領域２８が形成される。
このような構造では、ポケット注入層によりドレイン電
界の影響を軽減できるため短チャネル効果を抑制するこ
とができる。
【０００３】また、これに近いＭＯＳトランジスタとし
て、例えば特開平５−２６７３３１号公報では、図８
（ｂ）に示すように、Ｐ型シリコン基板２１上にフィー
ルド酸化膜２２とゲート酸化膜２３及びポリシリコンの
ゲート電極２４を形成し、このゲート電極２４をマスク
としてＮ型不純物をイオン注入しソース・ドレインの低
濃度拡散層領域３１を形成し、さらに、熱酸化膜をゲー
ト電極とソース・ドレインの表面に形成し、これをマス
クとしてＮ型不純物をイオン注入し、ソース・ドレイン
の高濃度拡散層領域３２を形成する。そして、熱酸化膜
をＨＦ溶液により除去したのちゲート電極をマスクとし
てＰ型不純物をイオン注入しポケット層３３を形成して
いる。この技術はエッチングバックによらない方法で製
造することに特徴がある。
て、例えば特開平５−２６７３３１号公報では、図８
（ｂ）に示すように、Ｐ型シリコン基板２１上にフィー
ルド酸化膜２２とゲート酸化膜２３及びポリシリコンの
ゲート電極２４を形成し、このゲート電極２４をマスク
としてＮ型不純物をイオン注入しソース・ドレインの低
濃度拡散層領域３１を形成し、さらに、熱酸化膜をゲー
ト電極とソース・ドレインの表面に形成し、これをマス
クとしてＮ型不純物をイオン注入し、ソース・ドレイン
の高濃度拡散層領域３２を形成する。そして、熱酸化膜
をＨＦ溶液により除去したのちゲート電極をマスクとし
てＰ型不純物をイオン注入しポケット層３３を形成して
いる。この技術はエッチングバックによらない方法で製
造することに特徴がある。
【０００４】さらに、別のＭＯＳトランジスタとして、
積層ゲート型不揮発性メモリセルの例であるが、特開平
４−２１１１７８号公報では、図９（ａ）のようにＰ型
シリコン基板２１にフィールド酸化膜２２、第１ゲート
酸化膜３５、浮遊ゲート電極３６、第２ゲート酸化膜３
７、制御ゲート電極３８をパターニングした後、これら
ゲートをマスクとしてＰ型不純物をシリコン基板の垂直
方向に対して８度以上の角度で傾斜した方向からイオン
注入してポケット層３９を形成する。次いで、ゲートを
マスクとしてシリコン基板の表面に対して垂直方向から
Ｎ型不純物をイオン注入し、ソース・ドレインの高濃度
拡散層領域４０を形成する。この技術は、ドレイン近傍
の電界強度を増やしてホットエレクトロンの発生量を増
大することでメモリセルへの書き込み効率を上げること
を目的としているが、ポケット層３９を熱処理等でゲー
トの下に押し込む際の不安定性を避けるために、イオン
注入に角度を持たせていることに特徴がある。
積層ゲート型不揮発性メモリセルの例であるが、特開平
４−２１１１７８号公報では、図９（ａ）のようにＰ型
シリコン基板２１にフィールド酸化膜２２、第１ゲート
酸化膜３５、浮遊ゲート電極３６、第２ゲート酸化膜３
７、制御ゲート電極３８をパターニングした後、これら
ゲートをマスクとしてＰ型不純物をシリコン基板の垂直
方向に対して８度以上の角度で傾斜した方向からイオン
注入してポケット層３９を形成する。次いで、ゲートを
マスクとしてシリコン基板の表面に対して垂直方向から
Ｎ型不純物をイオン注入し、ソース・ドレインの高濃度
拡散層領域４０を形成する。この技術は、ドレイン近傍
の電界強度を増やしてホットエレクトロンの発生量を増
大することでメモリセルへの書き込み効率を上げること
を目的としているが、ポケット層３９を熱処理等でゲー
トの下に押し込む際の不安定性を避けるために、イオン
注入に角度を持たせていることに特徴がある。
【０００５】
【発明が解決しようとする課題】しかし、図８（ａ）お
よび（ｂ）の構造では、ソース側にもドレイン側と同じ
くポケット層が設けられているため、チャネル抵抗が増
加してトランジスタの電流能力が低下されるという問題
がある。また、図９（ａ）の構造は、ＬＤＤ構造を形成
することについては何も触れられておらず、またその製
造方法をみるとホットエレクトロンの発生量を増大する
のが目的とされており、ＬＤＤトランジスタの本来の目
的、つまりホットキャリアの発生を抑制することとは反
対のことを行っている。
よび（ｂ）の構造では、ソース側にもドレイン側と同じ
くポケット層が設けられているため、チャネル抵抗が増
加してトランジスタの電流能力が低下されるという問題
がある。また、図９（ａ）の構造は、ＬＤＤ構造を形成
することについては何も触れられておらず、またその製
造方法をみるとホットエレクトロンの発生量を増大する
のが目的とされており、ＬＤＤトランジスタの本来の目
的、つまりホットキャリアの発生を抑制することとは反
対のことを行っている。
【０００６】前記した電流能力の低下を防止するために
は、例えば図９（ｂ）に示すような改良型ＬＤＤ構造を
もつＭＯＳトランジスタがあげられる。このＭＯＳトラ
ンジスタは、シリコン基板２１にフィールド酸化膜２
２、ゲート酸化膜２３、ゲート電極２４を形成後、この
ゲート電極をマスクとしてＮ型不純物をイオン注入して
ソース・ドレインの低濃度拡散層４１を形成する。そし
て、ドレイン側を覆うようにレジストパターンを形成し
てソース側のみに比較的高濃度のＮ型不純物をイオン注
入しＮ型拡散層領域４２を形成する。さらに、ＣＶＤ法
によりシリコン酸化膜を堆積して反応性イオンエッチン
グによりエッチングバックを行い、ゲートポリシリコン
側壁にサイドウォールスペーサを形成する。続いて、こ
のサイドウォールスペーサをマスクとしてＮ型不純物を
イオン注入しソース・ドレインの高濃度拡散層領域４３
を形成する。この技術では、ソース側がドレイン側に比
べて比較的高濃度のため、チャネル抵抗が下がることに
特徴がある。
は、例えば図９（ｂ）に示すような改良型ＬＤＤ構造を
もつＭＯＳトランジスタがあげられる。このＭＯＳトラ
ンジスタは、シリコン基板２１にフィールド酸化膜２
２、ゲート酸化膜２３、ゲート電極２４を形成後、この
ゲート電極をマスクとしてＮ型不純物をイオン注入して
ソース・ドレインの低濃度拡散層４１を形成する。そし
て、ドレイン側を覆うようにレジストパターンを形成し
てソース側のみに比較的高濃度のＮ型不純物をイオン注
入しＮ型拡散層領域４２を形成する。さらに、ＣＶＤ法
によりシリコン酸化膜を堆積して反応性イオンエッチン
グによりエッチングバックを行い、ゲートポリシリコン
側壁にサイドウォールスペーサを形成する。続いて、こ
のサイドウォールスペーサをマスクとしてＮ型不純物を
イオン注入しソース・ドレインの高濃度拡散層領域４３
を形成する。この技術では、ソース側がドレイン側に比
べて比較的高濃度のため、チャネル抵抗が下がることに
特徴がある。
【０００７】この構造においては、ソース側の濃度がド
レイン側に比べて濃いため、チャネル抵抗が減少し、ト
ランジスタの電流能力が上げられるが、ソース領域に及
ぼすドレイン電界の影響が大きくなり、チャネル長が短
くなるにつれてパンチスルーし易くなる。
レイン側に比べて濃いため、チャネル抵抗が減少し、ト
ランジスタの電流能力が上げられるが、ソース領域に及
ぼすドレイン電界の影響が大きくなり、チャネル長が短
くなるにつれてパンチスルーし易くなる。
【０００８】本発明の目的は、電流能力を下げることな
く、かつ短チャネル効果を抑えつつホットキャリアを抑
制することができるＬＤＤ構造のＭＯＳトランジスタを
備える半導体装置の製造方法を提供することにある。
く、かつ短チャネル効果を抑えつつホットキャリアを抑
制することができるＬＤＤ構造のＭＯＳトランジスタを
備える半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＬＤＤ構造のＭＯＳトランジスタにおいて、
ドレイン領域側にのみＬＤＤ層に近接してポケット層を
備える半導体装置を製造するものである。
造方法は、ＬＤＤ構造のＭＯＳトランジスタにおいて、
ドレイン領域側にのみＬＤＤ層に近接してポケット層を
備える半導体装置を製造するものである。
【００１０】本発明の製造方法は、第１導電型の半導体
層上にゲート電極を形成した後、そのゲート電極を利用
してドレイン領域側のＬＤＤ領域の直下に第１導電型の
不純物を注入して第１導電型のポケット層を形成する工
程を含んでいる。この場合、ゲート電極の側面を利用し
てドレイン領域側にイオン注入し、あるいはゲート電極
の側面に側壁を形成した上でドレイン領域側に４５度傾
斜した方向からイオン注入する。
層上にゲート電極を形成した後、そのゲート電極を利用
してドレイン領域側のＬＤＤ領域の直下に第１導電型の
不純物を注入して第１導電型のポケット層を形成する工
程を含んでいる。この場合、ゲート電極の側面を利用し
てドレイン領域側にイオン注入し、あるいはゲート電極
の側面に側壁を形成した上でドレイン領域側に４５度傾
斜した方向からイオン注入する。
【００１１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の第１の実施形
態をその製造工程に従って示す断面図である。先ず、図
１（ａ）のように、Ｐ型シリコン基板１上に周知の技術
を用いてフィールド酸化膜２、ゲート酸化膜３を形成す
る。このゲート酸化膜３上に、幅０．３〜０．５μｍ、
厚さ２０００〜４０００Åの、例えばリンを導入して低
抵抗化されたポリシリコンのゲート電極４を形成する。
さらに、このゲート電極４をマスクとしてイオン注入に
よりドーズ量１Ｅ１３〜５Ｅ１３／ｃｍ2 、加速エネル
ギ１０〜３０ＫｅＶのＮ型不純物、例えはリンを注入
し、ソース・ドレイン用の低濃度Ｎ型領域５を形成す
る。
図面を参照して説明する。図１は本発明の第１の実施形
態をその製造工程に従って示す断面図である。先ず、図
１（ａ）のように、Ｐ型シリコン基板１上に周知の技術
を用いてフィールド酸化膜２、ゲート酸化膜３を形成す
る。このゲート酸化膜３上に、幅０．３〜０．５μｍ、
厚さ２０００〜４０００Åの、例えばリンを導入して低
抵抗化されたポリシリコンのゲート電極４を形成する。
さらに、このゲート電極４をマスクとしてイオン注入に
よりドーズ量１Ｅ１３〜５Ｅ１３／ｃｍ2 、加速エネル
ギ１０〜３０ＫｅＶのＮ型不純物、例えはリンを注入
し、ソース・ドレイン用の低濃度Ｎ型領域５を形成す
る。
【００１２】次に、図１（ｂ）のように、ソース側を覆
うようにレジストパターン９を形成し、このレジストパ
ターンをマスクとしてイオン注入によりドーズ量１Ｅ１
３〜３Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０ＫｅＶ
のＰ型不純物、例えばボロンを注入し、ドレイン側にポ
ケット層６を形成する。
うようにレジストパターン９を形成し、このレジストパ
ターンをマスクとしてイオン注入によりドーズ量１Ｅ１
３〜３Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０ＫｅＶ
のＰ型不純物、例えばボロンを注入し、ドレイン側にポ
ケット層６を形成する。
【００１３】次に、ゲート電極４及びソース・ドレイン
領域の上に絶縁膜を形成し、かつこれを異方性エッチン
グすることにより、図１（ｃ）のようにゲート電極のサ
イドウォールスペーサ７を形成する。その後、ゲート電
極４及びサイドウォールスペーサ７をマスクとしてイオ
ン注入によりドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 、加
速エネルギ３０〜５０ＫｅＶのＮ型不純物、例えばヒ素
を注入し、ソース・ドレイン用の高濃度Ｎ型領域８を形
成する。
領域の上に絶縁膜を形成し、かつこれを異方性エッチン
グすることにより、図１（ｃ）のようにゲート電極のサ
イドウォールスペーサ７を形成する。その後、ゲート電
極４及びサイドウォールスペーサ７をマスクとしてイオ
ン注入によりドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 、加
速エネルギ３０〜５０ＫｅＶのＮ型不純物、例えばヒ素
を注入し、ソース・ドレイン用の高濃度Ｎ型領域８を形
成する。
【００１４】このように形成されたＭＯＳトランジスタ
では、ソース・ドレイン領域のうち、ドレイン側にのみ
ポケット層６が形成されることになる。したがって、こ
のポケット層６により短チャネル効果を抑制し、その一
方でソース側にポケット層が存在していないため電流能
力が低下されることがない。
では、ソース・ドレイン領域のうち、ドレイン側にのみ
ポケット層６が形成されることになる。したがって、こ
のポケット層６により短チャネル効果を抑制し、その一
方でソース側にポケット層が存在していないため電流能
力が低下されることがない。
【００１５】具体的に、ゲート酸化膜厚さ１００Å、サ
イドウォールスペーサ厚さ１２００Åの条件で試作を行
ったチャネル幅５０μｍのトランジスタについてその特
性を検討した。その結果を図２ないし図４に示す。ここ
で、試作を行ったトランジスタは、図８（ａ）に示した
従来のＬＤＤ型トランジスタ（従来例１）、図８（ｂ）
に示したソース・ドレインのいずれにもポケット層を持
つ改良ＬＤＤ型トランジスタ（従来例２）、ドレイン側
にのみポケット層をもつ第１の実施形態の改良ＬＤＤ型
トランジスタ（本発明）である。
イドウォールスペーサ厚さ１２００Åの条件で試作を行
ったチャネル幅５０μｍのトランジスタについてその特
性を検討した。その結果を図２ないし図４に示す。ここ
で、試作を行ったトランジスタは、図８（ａ）に示した
従来のＬＤＤ型トランジスタ（従来例１）、図８（ｂ）
に示したソース・ドレインのいずれにもポケット層を持
つ改良ＬＤＤ型トランジスタ（従来例２）、ドレイン側
にのみポケット層をもつ第１の実施形態の改良ＬＤＤ型
トランジスタ（本発明）である。
【００１６】図２はしきい値のゲート長依存性を表す。
ソース・ドレイン両側にポケット層をもつ従来例２のト
ランジスタが３種類のうちで一番短チャネル効果が抑え
られている。これはポケット層によりチャネル領域やソ
ース領域に及ぼすドレイン電界が緩和されたためである
が、一方電流値の方は図３に示すように従来例１のＬＤ
Ｄトランジスタに比べて大きく減少している。
ソース・ドレイン両側にポケット層をもつ従来例２のト
ランジスタが３種類のうちで一番短チャネル効果が抑え
られている。これはポケット層によりチャネル領域やソ
ース領域に及ぼすドレイン電界が緩和されたためである
が、一方電流値の方は図３に示すように従来例１のＬＤ
Ｄトランジスタに比べて大きく減少している。
【００１７】また、トランジスタのホットキャリア注入
による素子特性の劣化現象の目安となる電流値と基板電
流（Ｉｓｕｂ）最大値の関係は図４に示す結果を得てい
る。本発明のトランジスタではソース・ドレインのいず
れにもポケット層を持つ従来例２のトランジスタとはド
レイン側の構造が同じであるため、いずれも従来例１の
トランジスタに比較すれば劣るものの同じ特性を示して
いる。しかし、図９（ａ）に示した、ＬＤＤ構造をとら
ず高濃度ソース・ドレイン領域に直接ポケット層が隣接
しているトランジスタ（従来例３）に比較すればホット
キャリア注入による素子特性の劣化の程度が少ないこと
が判る。
による素子特性の劣化現象の目安となる電流値と基板電
流（Ｉｓｕｂ）最大値の関係は図４に示す結果を得てい
る。本発明のトランジスタではソース・ドレインのいず
れにもポケット層を持つ従来例２のトランジスタとはド
レイン側の構造が同じであるため、いずれも従来例１の
トランジスタに比較すれば劣るものの同じ特性を示して
いる。しかし、図９（ａ）に示した、ＬＤＤ構造をとら
ず高濃度ソース・ドレイン領域に直接ポケット層が隣接
しているトランジスタ（従来例３）に比較すればホット
キャリア注入による素子特性の劣化の程度が少ないこと
が判る。
【００１８】図５は本発明の第２の実施形態を製造工程
順に示す断面図であり、ここではＮＭＯＳトランジスタ
の例を示している。先ず、図５（ａ）のように、第１実
施形態と同様にＰ型シリコン基板１にフィールド酸化膜
２、ゲート酸化膜３およびゲート電極４を形成したの
ち、これをマスクとしてイオン注入によりドーズ量１Ｅ
１３〜５Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０Ｋｅ
ＶのＮ型不純物、例えばリンを注入し、ソース・ドレイ
ン用の低濃度Ｎ型領域１１を形成する。
順に示す断面図であり、ここではＮＭＯＳトランジスタ
の例を示している。先ず、図５（ａ）のように、第１実
施形態と同様にＰ型シリコン基板１にフィールド酸化膜
２、ゲート酸化膜３およびゲート電極４を形成したの
ち、これをマスクとしてイオン注入によりドーズ量１Ｅ
１３〜５Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０Ｋｅ
ＶのＮ型不純物、例えばリンを注入し、ソース・ドレイ
ン用の低濃度Ｎ型領域１１を形成する。
【００１９】次に、図５（ｂ）のように、ゲート電極４
及びソース・ドレイン領域の上に絶縁膜を形成し、異方
性エッチングによりゲート電極４のサイドウォールスペ
ーサ１２を形成した後、ソース側を覆うようにレジスト
パターン１３を形成し、このレジストパターン１３をマ
スクとしてイオン注入によりドーズ量１Ｅ１３〜３Ｅ１
３／ｃｍ2 、加速エネルギ１０〜３０ＫｅＶのＰ型不純
物、例えばボロンを注入し、ドレイン側にポケット層１
４を形成する。このとき、ボロンはシリコン基板１の表
面に対してドレイン側から４５度の角度でイオン注入す
る。
及びソース・ドレイン領域の上に絶縁膜を形成し、異方
性エッチングによりゲート電極４のサイドウォールスペ
ーサ１２を形成した後、ソース側を覆うようにレジスト
パターン１３を形成し、このレジストパターン１３をマ
スクとしてイオン注入によりドーズ量１Ｅ１３〜３Ｅ１
３／ｃｍ2 、加速エネルギ１０〜３０ＫｅＶのＰ型不純
物、例えばボロンを注入し、ドレイン側にポケット層１
４を形成する。このとき、ボロンはシリコン基板１の表
面に対してドレイン側から４５度の角度でイオン注入す
る。
【００２０】最後に、図５（ｃ）のように、レジストパ
ターン１３を除去した後、ゲート電極４及びサイドウォ
ールスペーサ１２をマスクとしてイオン注入によりドー
ズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 、加速エネルギ３０〜
５０ＫｅＶのＮ型不純物、例えばヒ素を注入し、ソース
・ドレイン用の高濃度Ｎ型領域１５を形成する。
ターン１３を除去した後、ゲート電極４及びサイドウォ
ールスペーサ１２をマスクとしてイオン注入によりドー
ズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 、加速エネルギ３０〜
５０ＫｅＶのＮ型不純物、例えばヒ素を注入し、ソース
・ドレイン用の高濃度Ｎ型領域１５を形成する。
【００２１】この第２の実施形態においても、ドレイン
側にのみポケット層１４が形成されたＬＤＤトランジス
タとして構成されるため、このポケット層１４により短
チャネル効果を抑制し、その一方でソース側にポケット
層が存在していないため電流能力が低下されることがな
い。
側にのみポケット層１４が形成されたＬＤＤトランジス
タとして構成されるため、このポケット層１４により短
チャネル効果を抑制し、その一方でソース側にポケット
層が存在していないため電流能力が低下されることがな
い。
【００２２】なお、この第２の実施形態では、ポケット
層を形成する際に、図５（ｂ）のように、レジストパタ
ーン１３を用いて行ったが、図６のように、レジストパ
ターンを用いずに、ボロンをシリコン基板１の法線に対
して、次の角度θでイオン注入してもかまわない。すな
わち、サイドウォールスペーサ１２の幅をｘ、ゲート電
極４の高さをｙとすると、ｔａｎθ＝ｙ／ｘを満たす角
度であれば、ソース側の低濃度Ｎ型不純物層１１にボロ
ンが注入され、この領域は後に高濃度不純物層１５とし
て構成されるため、ポケット層が形成されることがな
く、チャネル抵抗が上昇されることもない。
層を形成する際に、図５（ｂ）のように、レジストパタ
ーン１３を用いて行ったが、図６のように、レジストパ
ターンを用いずに、ボロンをシリコン基板１の法線に対
して、次の角度θでイオン注入してもかまわない。すな
わち、サイドウォールスペーサ１２の幅をｘ、ゲート電
極４の高さをｙとすると、ｔａｎθ＝ｙ／ｘを満たす角
度であれば、ソース側の低濃度Ｎ型不純物層１１にボロ
ンが注入され、この領域は後に高濃度不純物層１５とし
て構成されるため、ポケット層が形成されることがな
く、チャネル抵抗が上昇されることもない。
【００２３】図７は本発明の第３の実施形態を示し、こ
の実施形態ではポケット層を制御性良く形成することが
可能となる。すなわち、図７（ａ）のように、Ｐ型シリ
コン基板１にフィールド酸化膜２、ゲート酸化膜３およ
びゲート電極４を形成した後、ソース側を覆うようにレ
ジストパターン１６を形成し、このレジストパターン１
６をマスクとしてイオン注入によりドーズ量１Ｅ１３〜
３Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０ＫｅＶのＰ
型不純物、例えばボロンを注入し、ドレイン側にポケッ
ト層１７を形成する。
の実施形態ではポケット層を制御性良く形成することが
可能となる。すなわち、図７（ａ）のように、Ｐ型シリ
コン基板１にフィールド酸化膜２、ゲート酸化膜３およ
びゲート電極４を形成した後、ソース側を覆うようにレ
ジストパターン１６を形成し、このレジストパターン１
６をマスクとしてイオン注入によりドーズ量１Ｅ１３〜
３Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０ＫｅＶのＰ
型不純物、例えばボロンを注入し、ドレイン側にポケッ
ト層１７を形成する。
【００２４】次に、レジストパターン１６を除去した
後、図７（ｂ）のように、ゲート電極４及びソース・ド
レイン領域の上に絶縁膜を形成し、異方性エッチングに
よりゲート電極側壁に１回目のサイドウォールスペーサ
１８ａを形成したのち、イオン注入によりドーズ量１Ｅ
１３〜５Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０Ｋｅ
ＶのＮ型不純物、例えばリンを注入し、ソース・ドレイ
ン用の低濃度Ｎ型領域１９を形成する。
後、図７（ｂ）のように、ゲート電極４及びソース・ド
レイン領域の上に絶縁膜を形成し、異方性エッチングに
よりゲート電極側壁に１回目のサイドウォールスペーサ
１８ａを形成したのち、イオン注入によりドーズ量１Ｅ
１３〜５Ｅ１３／ｃｍ2 、加速エネルギ１０〜３０Ｋｅ
ＶのＮ型不純物、例えばリンを注入し、ソース・ドレイ
ン用の低濃度Ｎ型領域１９を形成する。
【００２５】さらに、図７（ｃ）のように、ゲート電極
４およびソース・ドレイン領域の上に絶縁膜を形成し、
異方性エッチングよりゲート電極側壁に２回目のサイド
ウォールスペーサ１８ｂを形成した後、ゲート電極４お
よびサイドウォールスペーサ１８ｂをマスクとしてイオ
ン注入によりドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 、加
速エネルギ３０〜５０ＫｅＶのＮ型不純物、例えばヒ素
を注入し、ソース・ドレイン用の高濃度Ｎ型領域２０を
形成する。
４およびソース・ドレイン領域の上に絶縁膜を形成し、
異方性エッチングよりゲート電極側壁に２回目のサイド
ウォールスペーサ１８ｂを形成した後、ゲート電極４お
よびサイドウォールスペーサ１８ｂをマスクとしてイオ
ン注入によりドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 、加
速エネルギ３０〜５０ＫｅＶのＮ型不純物、例えばヒ素
を注入し、ソース・ドレイン用の高濃度Ｎ型領域２０を
形成する。
【００２６】この第３の実施形態では、先にポケット層
を形成するために、高濃度Ｎ型領域２０や低濃度Ｎ型領
域１９にかかわらず濃度や領域を制御することが容易で
あり、ポケット層１７の制御性を改善することができ
る。また、この第３実施形態においても、ドレイン側に
のみポケット層１７が形成されたＬＤＤトランジスタと
して構成されるため、このポケット層１７により短チャ
ネル効果を抑制し、その一方でソース側にポケット層が
存在していないため電流能力が低下されることがない。
を形成するために、高濃度Ｎ型領域２０や低濃度Ｎ型領
域１９にかかわらず濃度や領域を制御することが容易で
あり、ポケット層１７の制御性を改善することができ
る。また、この第３実施形態においても、ドレイン側に
のみポケット層１７が形成されたＬＤＤトランジスタと
して構成されるため、このポケット層１７により短チャ
ネル効果を抑制し、その一方でソース側にポケット層が
存在していないため電流能力が低下されることがない。
【００２７】
【発明の効果】以上説明したように本発明の製造方法で
製造される半導体装置は、ＬＤＤ構造のＭＯＳトランジ
スタのドレイン領域側にのみＬＤＤ層に近接してポケッ
ト層を備えているので、ポケット層により短チャネル効
果を抑えつつホットキャリアも抑制することができ、そ
の一方でソース側にはポケット層が存在していないため
電流能力を向上することができる。
製造される半導体装置は、ＬＤＤ構造のＭＯＳトランジ
スタのドレイン領域側にのみＬＤＤ層に近接してポケッ
ト層を備えているので、ポケット層により短チャネル効
果を抑えつつホットキャリアも抑制することができ、そ
の一方でソース側にはポケット層が存在していないため
電流能力を向上することができる。
【００２８】また、本発明の製造方法では、ゲート電極
の側面を利用してドレイン領域側にイオン注入し、ある
いはゲート電極の側壁を形成した上でドレイン領域側に
４５度傾斜した方向からイオン注入することで、ゲート
電極に対して一義的に位置決めされた状態でＬＤＤ領域
の直下に、濃度と領域を高精度に制御したポケット層を
容易に形成することができ、前記した半導体装置を容易
に製造することが可能である。
の側面を利用してドレイン領域側にイオン注入し、ある
いはゲート電極の側壁を形成した上でドレイン領域側に
４５度傾斜した方向からイオン注入することで、ゲート
電極に対して一義的に位置決めされた状態でＬＤＤ領域
の直下に、濃度と領域を高精度に制御したポケット層を
容易に形成することができ、前記した半導体装置を容易
に製造することが可能である。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。
面図である。
【図２】本発明と従来のトランジスタのゲート長対しき
い値電圧特性を比較する図である。
い値電圧特性を比較する図である。
【図３】本発明と従来のトランジスタのゲート長対電流
値特性を比較する図である。
値特性を比較する図である。
【図４】本発明と従来のトランジスタの電流特性を比較
する図である。
する図である。
【図５】本発明の第２の実施形態を製造工程順に示す断
面図である。
面図である。
【図６】本発明の第２の実施形態の工程一部の変形例を
示す断面図である。
示す断面図である。
【図７】本発明の第３の実施形態を製造工程順に示す断
面図である。
面図である。
【図８】従来のトランジスタの第１例と第２例の断面図
である。
である。
【図９】従来のトランジスタの第３例と第４例の断面図
である。
である。
【符号の説明】 １ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５，１１，１９ 低濃度Ｎ型領域 ６，１４，１７ ポケット層 ７ サイドウォールスペーサ ８，１５，２０ 高濃度Ｎ型領域
Claims (3)
- 【請求項１】 第１導電型の半導体層上にゲート電極を
形成する工程と、このゲート電極をマスクにしてソース
領域側及びドレイン領域側にそれぞれ第２導電型の不純
物を低濃度に注入して第２導電型の低濃度ソース・ドレ
インの各拡散層を形成する工程と、次いで前記ソース領
域側を覆うレジストパターン及び前記ゲート電極をマス
クにして前記ドレイン領域側にのみ第１導電型の不純物
を前記第２導電型の低濃度不純物領域よりも深く注入し
て第１導電型のポケット層を形成する工程と、次いで前
記ゲート電極の側面に側壁を形成し、前記ゲート電極と
前記側壁をマスクにして前記ソース領域側とドレイン領
域側にそれぞれ第２導電型の不純物を高濃度に注入して
第２導電型の高濃度ソース・ドレインの各拡散層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 第１導電型の半導体層上にゲート電極を
形成する工程と、このゲート電極をマスクにしてソース
領域側及びドレイン領域側にそれぞれ第２導電型の不純
物を低濃度に注入して第２導電型の低濃度ソース・ドレ
インの各拡散層を形成する工程と、次いで前記ゲート電
極の側面に側壁を形成し、この側壁を利用して前記半導
体層の表面に対してドレイン領域側に４５度傾斜された
方向から第１導電型の不純物を注入して第１導電型のポ
ケット層を形成する工程と、次いで前記ゲート電極をマ
スクにして前記ソース領域側とドレイン領域側にそれぞ
れ第２導電型の不純物を高濃度に注入して第２導電型の
高濃度ソース・ドレインの各拡散層を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体層上にゲート電極を
形成する工程と、ソース側を覆うレジストパターン及び
前記ゲート電極をマスクにしてドレイン領域側にのみ第
１導電型の不純物を注入して第１導電型のポケット層を
形成する工程と、次いで前記ゲート電極の側面に第１の
側壁を形成し、この第１の側壁をマスクにして前記ソー
ス領域側とドレイン領域側にそれぞれ第２導電型の不純
物を低濃度に注入して第２導電型の低濃度ソース・ドレ
インの各拡散層を形成する工程と、前記第１の側壁の外
側側面に第２の側壁を形成し、この第２の側壁をマスク
にして前記ソース領域側とドレイン領域側にそれぞれ第
２導電型の不純物を高濃度に注入して第２導電型の高濃
度ソース・ドレインの各拡散層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336277A JP2787908B2 (ja) | 1995-12-25 | 1995-12-25 | 半導体装置の製造方法 |
| US08/764,105 US5780902A (en) | 1995-12-25 | 1996-12-06 | Semiconductor device having LDD structure with pocket on drain side |
| KR1019960070942A KR100237117B1 (ko) | 1995-12-25 | 1996-12-24 | 드레인 측에 포켓을 갖는 ldd구조의 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336277A JP2787908B2 (ja) | 1995-12-25 | 1995-12-25 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09181307A JPH09181307A (ja) | 1997-07-11 |
| JP2787908B2 true JP2787908B2 (ja) | 1998-08-20 |
Family
ID=18297453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336277A Expired - Fee Related JP2787908B2 (ja) | 1995-12-25 | 1995-12-25 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
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| US (1) | US5780902A (ja) |
| JP (1) | JP2787908B2 (ja) |
| KR (1) | KR100237117B1 (ja) |
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| KR100205320B1 (ko) * | 1996-10-25 | 1999-07-01 | 구본준 | 모스펫 및 그 제조방법 |
| US6236085B1 (en) * | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
| JP3075225B2 (ja) | 1997-09-11 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
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