JP3237626B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は微細な寸法の素子を
有する場合に好適である半導体装置及びその製造方法に
関し、特に、ｐｎ接合における接合面近傍において不純
物濃度が変化することを防止することができる半導体装
置及びその製造方法に関する。
有する場合に好適である半導体装置及びその製造方法に
関し、特に、ｐｎ接合における接合面近傍において不純
物濃度が変化することを防止することができる半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、殆どの半導体装置において
は、ｐｎ接合を形成することが必要である。例えば、ｎ
チャネルＭＩＳ型電解効果トランジスタ（metal insula
tor semiconductor field effect transistor）におい
ては、ｐ型の半導体基板の表面にｎ型のソース領域及び
ｎ型のドレイン領域が形成されており、これらのソース
領域及びドレイン領域と基板との間で、ｐｎ接合が構成
されている。また、ｎｐｎ型バイポーラトランジスタに
おいては、ｎ型のエミッタ領域がｐ型のベース領域と接
するように形成されていると共に、ｐ型のベース領域が
ｎ型のコレクタ領域と接するように形成されており、エ
ミッタ領域とベース領域との間及びベース領域とコレク
タ領域との間でｐｎ接合が構成されている。
は、ｐｎ接合を形成することが必要である。例えば、ｎ
チャネルＭＩＳ型電解効果トランジスタ（metal insula
tor semiconductor field effect transistor）におい
ては、ｐ型の半導体基板の表面にｎ型のソース領域及び
ｎ型のドレイン領域が形成されており、これらのソース
領域及びドレイン領域と基板との間で、ｐｎ接合が構成
されている。また、ｎｐｎ型バイポーラトランジスタに
おいては、ｎ型のエミッタ領域がｐ型のベース領域と接
するように形成されていると共に、ｐ型のベース領域が
ｎ型のコレクタ領域と接するように形成されており、エ
ミッタ領域とベース領域との間及びベース領域とコレク
タ領域との間でｐｎ接合が構成されている。
【０００３】このようなｐｎ接合を有する半導体装置に
おいて、ｎ型領域の不純物濃度をｐ型領域の不純物濃度
よりも高く形成する場合には、一般的に、以下に示す方
法でｐｎ接合を形成する。先ず、基板における所定の領
域にｐ型の不純物（ボロン又はインジウム等）を導入す
る。次に、基板におけるｎ型領域を形成する領域にの
み、イオン注入又は熱拡散により、ｐ型の不純物濃度よ
りも高い濃度でｎ型の不純物（砒素、燐又はアンチモン
等）を導入する。なお、イオン注入によりｎ型の不純物
を導入した場合には、不純物を活性化するための熱処理
を実施する。これにより、ｎ型領域の不純物濃度がｐ型
領域の不純物濃度よりも高いｐｎ接合を形成することが
できる。
おいて、ｎ型領域の不純物濃度をｐ型領域の不純物濃度
よりも高く形成する場合には、一般的に、以下に示す方
法でｐｎ接合を形成する。先ず、基板における所定の領
域にｐ型の不純物（ボロン又はインジウム等）を導入す
る。次に、基板におけるｎ型領域を形成する領域にの
み、イオン注入又は熱拡散により、ｐ型の不純物濃度よ
りも高い濃度でｎ型の不純物（砒素、燐又はアンチモン
等）を導入する。なお、イオン注入によりｎ型の不純物
を導入した場合には、不純物を活性化するための熱処理
を実施する。これにより、ｎ型領域の不純物濃度がｐ型
領域の不純物濃度よりも高いｐｎ接合を形成することが
できる。
【０００４】特に、ｎチャネルＭＩＳ型ＦＥＴを形成す
る場合には、一般的に、以下に示す方法でｐｎ接合を形
成する。先ず、半導体基板にｐ型の不純物を導入した
後、この半導体基板の表面にゲート絶縁膜を形成し、ゲ
ート絶縁膜の上にゲート電極を形成する。次に、ゲート
電極をマスクとして、半導体基板の表面にイオン注入に
よりｎ型の不純物を導入した後、不純物を活性化するた
めの熱処理を実施する。これにより、ｎ型の不純物が導
入された領域に、ｎ型のソース領域及びドレイン領域が
形成される。このように、いずれの場合においても、不
純物を導入した後、この不純物を熱拡散又は活性化する
ために、熱処理が必要となる。
る場合には、一般的に、以下に示す方法でｐｎ接合を形
成する。先ず、半導体基板にｐ型の不純物を導入した
後、この半導体基板の表面にゲート絶縁膜を形成し、ゲ
ート絶縁膜の上にゲート電極を形成する。次に、ゲート
電極をマスクとして、半導体基板の表面にイオン注入に
よりｎ型の不純物を導入した後、不純物を活性化するた
めの熱処理を実施する。これにより、ｎ型の不純物が導
入された領域に、ｎ型のソース領域及びドレイン領域が
形成される。このように、いずれの場合においても、不
純物を導入した後、この不純物を熱拡散又は活性化する
ために、熱処理が必要となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
方法によりｐｎ接合を形成すると、特に、ｐ型の不純物
であるボロンを導入したｐ型領域と、このｐ型領域より
も不純物濃度が高いｎ型領域とにより構成されたｐｎ接
合（ｎ+／ｐ接合；ｎ+は高濃度ｎ型領域）を形成する場
合においては、熱処理によりボロンの空間分布が変形し
て、半導体素子の特性に悪影響を及ぼすという問題点が
ある。この現象は、寸法が大きい従来の半導体素子にお
いては問題となることがないが、近時の半導体素子、特
にＭＩＳ型ＦＥＴにおいては、その微細化に伴ってボロ
ンの空間分布の変形が半導体素子の特性に著しい悪影響
を及ぼすことが公知である（D.K.Sadana et al.,“Enha
ncedShort Channel Effects in NMOSFETs due to Boron
Redistribution Induced by Arsenic Source and Drai
n Implant”,IEDM Technical Digest, IEEE, 1992,pp.8
49-852）。
方法によりｐｎ接合を形成すると、特に、ｐ型の不純物
であるボロンを導入したｐ型領域と、このｐ型領域より
も不純物濃度が高いｎ型領域とにより構成されたｐｎ接
合（ｎ+／ｐ接合；ｎ+は高濃度ｎ型領域）を形成する場
合においては、熱処理によりボロンの空間分布が変形し
て、半導体素子の特性に悪影響を及ぼすという問題点が
ある。この現象は、寸法が大きい従来の半導体素子にお
いては問題となることがないが、近時の半導体素子、特
にＭＩＳ型ＦＥＴにおいては、その微細化に伴ってボロ
ンの空間分布の変形が半導体素子の特性に著しい悪影響
を及ぼすことが公知である（D.K.Sadana et al.,“Enha
ncedShort Channel Effects in NMOSFETs due to Boron
Redistribution Induced by Arsenic Source and Drai
n Implant”,IEDM Technical Digest, IEEE, 1992,pp.8
49-852）。
【０００６】即ち、ボロンを導入したｐ型領域と、この
ｐ型領域よりも不純物濃度が高いｎ型領域とにより構成
されたｐｎ接合を形成した場合に、熱処理の間にボロン
がｎ +型領域の中に吸い込まれて、ｐ型領域におけるｎ+
／ｐ接合の境界線近傍においてボロン濃度が低下する。
この現象がｎチャネルＭＩＳ型ＦＥＴにおいて発生する
と、ソース領域とドレイン領域との間のボロン濃度が低
下する。この低下の度合いは、ソース領域とドレイン領
域との間の距離、即ちチャネル長が短くなるほど顕著と
なる。従って、チャネル長が短くなるほどＦＥＴのしき
い値が低くなる現象である短チャネル効果が高くなり、
微細（短チャネル）な寸法を有する素子を形成すること
が困難となる。この現象は、特にチャネル長が０．１μ
ｍ以下であるＭＩＳ型ＦＥＴを形成した場合に、深刻な
問題点となる。
ｐ型領域よりも不純物濃度が高いｎ型領域とにより構成
されたｐｎ接合を形成した場合に、熱処理の間にボロン
がｎ +型領域の中に吸い込まれて、ｐ型領域におけるｎ+
／ｐ接合の境界線近傍においてボロン濃度が低下する。
この現象がｎチャネルＭＩＳ型ＦＥＴにおいて発生する
と、ソース領域とドレイン領域との間のボロン濃度が低
下する。この低下の度合いは、ソース領域とドレイン領
域との間の距離、即ちチャネル長が短くなるほど顕著と
なる。従って、チャネル長が短くなるほどＦＥＴのしき
い値が低くなる現象である短チャネル効果が高くなり、
微細（短チャネル）な寸法を有する素子を形成すること
が困難となる。この現象は、特にチャネル長が０．１μ
ｍ以下であるＭＩＳ型ＦＥＴを形成した場合に、深刻な
問題点となる。
【０００７】そこで、上述の問題点を解決するために、
ヘイロウ注入（halo注入）又はポケット注入によりソー
ス領域及びドレイン領域を形成する電解効果トランジス
タの製造方法が提案されている（特開平６−２４４１９
６号公報、特開平８−３３０５８７号公報及び特開平９
−１８１３０７号公報等）。図４（ａ）及び図４（ｂ）
は従来の半導体装置の構造を示す断面図である。
ヘイロウ注入（halo注入）又はポケット注入によりソー
ス領域及びドレイン領域を形成する電解効果トランジス
タの製造方法が提案されている（特開平６−２４４１９
６号公報、特開平８−３３０５８７号公報及び特開平９
−１８１３０７号公報等）。図４（ａ）及び図４（ｂ）
は従来の半導体装置の構造を示す断面図である。
【０００８】図４（ａ）及び図４（ｂ）に示すように、
半導体基板２１の表面に素子分離絶縁膜２６が形成され
ており、この素子分離絶縁膜２６により区画された領域
にイオン注入等の方法によりボロンが導入されて、ｐ型
の素子領域が形成されている。また、素子領域の表面上
には、ゲート絶縁膜２５及びその上のゲート電極２４が
形成されている。更に、ゲート電極２４の下方における
チャネル領域を挟む形状で、素子領域の表面に第１のｎ
型領域２３ａが形成されている。
半導体基板２１の表面に素子分離絶縁膜２６が形成され
ており、この素子分離絶縁膜２６により区画された領域
にイオン注入等の方法によりボロンが導入されて、ｐ型
の素子領域が形成されている。また、素子領域の表面上
には、ゲート絶縁膜２５及びその上のゲート電極２４が
形成されている。更に、ゲート電極２４の下方における
チャネル領域を挟む形状で、素子領域の表面に第１のｎ
型領域２３ａが形成されている。
【０００９】更にまた、素子領域内におけるｎ型領域２
３ａに接するチャネル領域側にボロンがイオン注入され
たボロン導入領域２２ａ又は２２ｂが形成されている。
更にまた、ゲート電極２４の側壁面上には側壁絶縁膜２
７が形成されており、この側壁絶縁膜２７に覆われてい
ない領域にｎ型不純物がイオン注入されて、ｎ型領域２
３ａよりも深い深さで第２のｎ型領域２３ｂが形成され
ている。このようにして、ｎ型領域２３ａ及び２３ｂか
らなるソース−ドレイン領域２３が形成されている。
３ａに接するチャネル領域側にボロンがイオン注入され
たボロン導入領域２２ａ又は２２ｂが形成されている。
更にまた、ゲート電極２４の側壁面上には側壁絶縁膜２
７が形成されており、この側壁絶縁膜２７に覆われてい
ない領域にｎ型不純物がイオン注入されて、ｎ型領域２
３ａよりも深い深さで第２のｎ型領域２３ｂが形成され
ている。このようにして、ｎ型領域２３ａ及び２３ｂか
らなるソース−ドレイン領域２３が形成されている。
【００１０】このように構成された従来の半導体装置に
おいては、ｎ型領域２３ａ又は２３ｂのチャネル領域側
にはみ出すように、イオン注入によってボロン導入領域
２２ａ又は２２ｂが形成されている。このボロン導入領
域２２ａ又は２２ｂは、例えば、基板２１の表面に垂直
な方向に対して傾斜した方向から素子領域に対してイオ
ンを注入する斜めイオン注入により形成される。
おいては、ｎ型領域２３ａ又は２３ｂのチャネル領域側
にはみ出すように、イオン注入によってボロン導入領域
２２ａ又は２２ｂが形成されている。このボロン導入領
域２２ａ又は２２ｂは、例えば、基板２１の表面に垂直
な方向に対して傾斜した方向から素子領域に対してイオ
ンを注入する斜めイオン注入により形成される。
【００１１】図５は縦軸に不純物濃度をとり、横軸に半
導体基板における位置をとって、図４（ａ）に示す半導
体基板表面における不純物の濃度分布を示すグラフ図で
ある。但し、図５において、破線３６は半導体基板２１
の表面に導入したｐ型不純物の濃度を示し、１点鎖線３
４は半導体基板２１の表面におけるｎ型不純物の濃度を
示す。また、実線３５は熱処理後の半導体基板２１の表
面におけるｐ型不純物の濃度を示す。
導体基板における位置をとって、図４（ａ）に示す半導
体基板表面における不純物の濃度分布を示すグラフ図で
ある。但し、図５において、破線３６は半導体基板２１
の表面に導入したｐ型不純物の濃度を示し、１点鎖線３
４は半導体基板２１の表面におけるｎ型不純物の濃度を
示す。また、実線３５は熱処理後の半導体基板２１の表
面におけるｐ型不純物の濃度を示す。
【００１２】図５に示すように、従来の半導体装置にお
いては、ｎ型領域２３ａ又は２３ｂのチャネル領域側に
はみ出すようにボロン導入領域２２ａが形成されてお
り、これにより、ｐ型領域におけるｎ+／ｐ接合の境界
線近傍において、ｐ型領域のその他の部分よりもボロン
濃度が予め高くなっている。従って、熱処理によりボロ
ンが高濃度のｎ+型領域の中に吸い込まれて、ｐ型領域
におけるｎ+／ｐ接合の境界線近傍においてボロン濃度
が低下すると共に、ｎ+型領域におけるｎ+／ｐ接合の境
界線近傍においてボロン濃度が上昇し、濃度低下部３２
及び濃度上昇部３３が形成された場合であっても、トラ
ンジスタの短チャネル効果の発生を抑制することができ
る。即ち、図４（ａ）及び図４（ｂ）に示す従来の半導
体装置においては、ボロン導入領域２２ａ及び２２ｂ
は、濃度の加算によって濃度分布の修正をするために形
成されている。
いては、ｎ型領域２３ａ又は２３ｂのチャネル領域側に
はみ出すようにボロン導入領域２２ａが形成されてお
り、これにより、ｐ型領域におけるｎ+／ｐ接合の境界
線近傍において、ｐ型領域のその他の部分よりもボロン
濃度が予め高くなっている。従って、熱処理によりボロ
ンが高濃度のｎ+型領域の中に吸い込まれて、ｐ型領域
におけるｎ+／ｐ接合の境界線近傍においてボロン濃度
が低下すると共に、ｎ+型領域におけるｎ+／ｐ接合の境
界線近傍においてボロン濃度が上昇し、濃度低下部３２
及び濃度上昇部３３が形成された場合であっても、トラ
ンジスタの短チャネル効果の発生を抑制することができ
る。即ち、図４（ａ）及び図４（ｂ）に示す従来の半導
体装置においては、ボロン導入領域２２ａ及び２２ｂ
は、濃度の加算によって濃度分布の修正をするために形
成されている。
【００１３】ところで、図４（ａ）及び図４（ｂ）に示
すように、ｐ型領域におけるｎ+／ｐ接合の境界線近傍
において、ボロン濃度を予め高くすることにより、濃度
低下部３２の濃度低下分を打ち消すためには、ボロン導
入領域２２ａ又は２２ｂを約数１０ｎｍの幅で高精度に
ｎ型領域２３ａ又は２３ｂからチャネル領域側にはみ出
させる必要がある。
すように、ｐ型領域におけるｎ+／ｐ接合の境界線近傍
において、ボロン濃度を予め高くすることにより、濃度
低下部３２の濃度低下分を打ち消すためには、ボロン導
入領域２２ａ又は２２ｂを約数１０ｎｍの幅で高精度に
ｎ型領域２３ａ又は２３ｂからチャネル領域側にはみ出
させる必要がある。
【００１４】しかし、ボロン導入領域２２ａ及び２２ｂ
の分布の深さ及び幅は、独立して制御することが困難で
あると共に、ゲート電極２４の側壁面の形状の影響を受
けやすい斜めイオン注入法によると、約数１０ｎｍの狭
い幅で高精度にボロン導入領域２２ａ又は２２ｂをはみ
出させることは困難である。また、ｐ型領域内のボロン
はｎ+型領域内よりも速やかに拡散するので、ｐ型領域
にはみ出すように導入されたボロンは熱処理中に容易に
ｎ+領域に吸い込まれるか、又はｐ型領域内に拡散され
てしまう。
の分布の深さ及び幅は、独立して制御することが困難で
あると共に、ゲート電極２４の側壁面の形状の影響を受
けやすい斜めイオン注入法によると、約数１０ｎｍの狭
い幅で高精度にボロン導入領域２２ａ又は２２ｂをはみ
出させることは困難である。また、ｐ型領域内のボロン
はｎ+型領域内よりも速やかに拡散するので、ｐ型領域
にはみ出すように導入されたボロンは熱処理中に容易に
ｎ+領域に吸い込まれるか、又はｐ型領域内に拡散され
てしまう。
【００１５】このように、図４（ａ）及び図４（ｂ）に
示す従来の半導体装置においては、ｐ型領域にはみ出す
ように形成されたボロン導入領域２２ａ及び２２ｂによ
っても、濃度低下部１２の濃度低下分を厳密に打ち消す
ことができず、図５の実線３５に示すように、ボロンの
濃度分布に乱れが発生する。また、ボロン導入領域２２
ａ又は２２ｂを形成する方法を使用しても、ｎ型領域内
における濃度上昇部３３の形成を抑制することはできな
い。従って、単純に不純物濃度を加算することによる従
来の方法を使用しても、ボロンのイオン導入領域を高精
度に制御することができないと共に、ボロンの拡散を制
御することが困難であるので、短チャネル効果の発生を
十分に抑制することはできない。
示す従来の半導体装置においては、ｐ型領域にはみ出す
ように形成されたボロン導入領域２２ａ及び２２ｂによ
っても、濃度低下部１２の濃度低下分を厳密に打ち消す
ことができず、図５の実線３５に示すように、ボロンの
濃度分布に乱れが発生する。また、ボロン導入領域２２
ａ又は２２ｂを形成する方法を使用しても、ｎ型領域内
における濃度上昇部３３の形成を抑制することはできな
い。従って、単純に不純物濃度を加算することによる従
来の方法を使用しても、ボロンのイオン導入領域を高精
度に制御することができないと共に、ボロンの拡散を制
御することが困難であるので、短チャネル効果の発生を
十分に抑制することはできない。
【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、ｐｎ接合における接合面近傍において不純
物濃度が変化することを防止することができ、これによ
り、短チャネル効果によるしきい値の低下を防止して良
好な特性を容易に得ることができる半導体装置及びその
製造方法を提供することを目的とする。
のであって、ｐｎ接合における接合面近傍において不純
物濃度が変化することを防止することができ、これによ
り、短チャネル効果によるしきい値の低下を防止して良
好な特性を容易に得ることができる半導体装置及びその
製造方法を提供することを目的とする。
【００１７】
【００１８】
【００１９】
【００２０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板に第１導電型の不純物を導入
して第１導電型領域を選択的に形成する工程と、前記第
１導電型領域内の所定の領域にこの第１導電型領域にお
ける第１導電型不純物濃度よりも高い濃度で第２導電型
の不純物を導入して第２導電型領域を選択的に形成する
工程と、前記第２導電型領域に内包される部分に選択的
に第１導電型の不純物を導入して低濃度第２導電型領域
を選択的に形成する工程と、を有し、該低濃度第２導電
型領域が、熱処理時に、第１導電型の不純物の拡散源と
なるように、半導体基板の表面における第１導電型不純
物の濃度が前記低濃度第２導電型領域以外の部分から前
記低濃度第２導電型領域に向けて高くなるような分布を
形成することを特徴とする。
の製造方法は、半導体基板に第１導電型の不純物を導入
して第１導電型領域を選択的に形成する工程と、前記第
１導電型領域内の所定の領域にこの第１導電型領域にお
ける第１導電型不純物濃度よりも高い濃度で第２導電型
の不純物を導入して第２導電型領域を選択的に形成する
工程と、前記第２導電型領域に内包される部分に選択的
に第１導電型の不純物を導入して低濃度第２導電型領域
を選択的に形成する工程と、を有し、該低濃度第２導電
型領域が、熱処理時に、第１導電型の不純物の拡散源と
なるように、半導体基板の表面における第１導電型不純
物の濃度が前記低濃度第２導電型領域以外の部分から前
記低濃度第２導電型領域に向けて高くなるような分布を
形成することを特徴とする。
【００２１】本発明に係る半導体装置の製造方法は、半
導体基板に第１導電型の不純物を導入して第１導電型領
域を選択的に形成する工程と、前記第１導電型領域内の
所定の領域に第１導電型の不純物を導入してこの第１導
電型領域よりも高い不純物濃度を有する高濃度第１導電
型領域を形成する工程と、前記高濃度第１導電型領域を
内包する領域に第２導電型の不純物を導入して前記高濃
度第１導電型領域を低濃度第２導電型領域にすると共
に、この低濃度第２導電型領域を取り囲む第２導電型領
域を形成する工程と、を有し、前記低濃度第２導電型領
域が、熱処理時に、第１導電型の不純物の拡散源となる
ように、半導体基板表面における第１導電型不純物の濃
度が前記低濃度第２導電型領域以外の部分から前記低濃
度第２導電型領域に向けて高くなるような分布を形成す
ることを特徴とする。
導体基板に第１導電型の不純物を導入して第１導電型領
域を選択的に形成する工程と、前記第１導電型領域内の
所定の領域に第１導電型の不純物を導入してこの第１導
電型領域よりも高い不純物濃度を有する高濃度第１導電
型領域を形成する工程と、前記高濃度第１導電型領域を
内包する領域に第２導電型の不純物を導入して前記高濃
度第１導電型領域を低濃度第２導電型領域にすると共
に、この低濃度第２導電型領域を取り囲む第２導電型領
域を形成する工程と、を有し、前記低濃度第２導電型領
域が、熱処理時に、第１導電型の不純物の拡散源となる
ように、半導体基板表面における第１導電型不純物の濃
度が前記低濃度第２導電型領域以外の部分から前記低濃
度第２導電型領域に向けて高くなるような分布を形成す
ることを特徴とする。
【００２２】この第１導電型領域を形成する工程の後
に、前記第１導電型領域の上にゲート電極を形成する工
程を有していてもよく、前記第２導電型領域は前記ゲー
ト電極をマスクとして第２導電型の不純物をイオン注入
することにより得られるものであることが好ましい。ま
た、前記低濃度第２導電型領域は前記ゲート電極をマス
クとして第１導電型の不純物をイオン注入することによ
り得られるものであることが望ましい。更に、これらの
第１導電型の不純物はボロンであることが好ましい。
に、前記第１導電型領域の上にゲート電極を形成する工
程を有していてもよく、前記第２導電型領域は前記ゲー
ト電極をマスクとして第２導電型の不純物をイオン注入
することにより得られるものであることが好ましい。ま
た、前記低濃度第２導電型領域は前記ゲート電極をマス
クとして第１導電型の不純物をイオン注入することによ
り得られるものであることが望ましい。更に、これらの
第１導電型の不純物はボロンであることが好ましい。
【００２３】従来の半導体装置においては、第１導電型
の不純物が導入された第１導電型領域内の所定の領域
に、この第１導電型領域における第１導電型不純物濃度
よりも高い濃度で第２導電型の不純物を導入して第２導
電型領域を形成している。このような方法によりｐｎ接
合を形成した後に、例えば熱処理等を施すと、第１導電
型領域の第２導電型領域との界面近傍、即ちｐｎ接合部
の近傍で第１導電型の不純物が第２導電型領域側に吸収
されて、第１導電型の不純物濃度が低下することがあっ
た。このように、第１導電型領域におけるｐｎ接合部の
近傍で第１導電型の不純物濃度が低下すると、例えば、
短チャネル効果によるしきい値電圧の低下等の半導体装
置の特性の劣化が生じる。
の不純物が導入された第１導電型領域内の所定の領域
に、この第１導電型領域における第１導電型不純物濃度
よりも高い濃度で第２導電型の不純物を導入して第２導
電型領域を形成している。このような方法によりｐｎ接
合を形成した後に、例えば熱処理等を施すと、第１導電
型領域の第２導電型領域との界面近傍、即ちｐｎ接合部
の近傍で第１導電型の不純物が第２導電型領域側に吸収
されて、第１導電型の不純物濃度が低下することがあっ
た。このように、第１導電型領域におけるｐｎ接合部の
近傍で第１導電型の不純物濃度が低下すると、例えば、
短チャネル効果によるしきい値電圧の低下等の半導体装
置の特性の劣化が生じる。
【００２４】これに対して、本発明においては、第２導
電型領域の内部に選択的に第１導電型の不純物を導入し
て、低濃度第２導電型領域を形成し、第１導電型領域か
ら低濃度第２導電型領域に向けて第１導電型の不純物濃
度が高くなるように、第１導電型不純物の濃度分布を調
整している。そうすると、第１導電型領域におけるｐｎ
接合部の近傍で、第１導電型の不純物が第２導電型領域
側に吸収されて第１導電型の不純物濃度が低下した場合
であっても、この不純物濃度が低下した領域に、低濃度
第２導電型領域から拡散によって第１導電型の不純物が
流れ込むので、第１導電型の不純物の流れが相殺される
ことにより、第１導電型領域における第１導電型の不純
物濃度の低下を防止することができる。その結果、本発
明を例えばＭＩＳ型ＦＥＴに適用した場合には、短チャ
ネル効果の発生を抑制することができ、優れた特性を有
する半導体装置を得ることができる。
電型領域の内部に選択的に第１導電型の不純物を導入し
て、低濃度第２導電型領域を形成し、第１導電型領域か
ら低濃度第２導電型領域に向けて第１導電型の不純物濃
度が高くなるように、第１導電型不純物の濃度分布を調
整している。そうすると、第１導電型領域におけるｐｎ
接合部の近傍で、第１導電型の不純物が第２導電型領域
側に吸収されて第１導電型の不純物濃度が低下した場合
であっても、この不純物濃度が低下した領域に、低濃度
第２導電型領域から拡散によって第１導電型の不純物が
流れ込むので、第１導電型の不純物の流れが相殺される
ことにより、第１導電型領域における第１導電型の不純
物濃度の低下を防止することができる。その結果、本発
明を例えばＭＩＳ型ＦＥＴに適用した場合には、短チャ
ネル効果の発生を抑制することができ、優れた特性を有
する半導体装置を得ることができる。
【００２５】また、本発明方法においては、第１導電型
の不純物濃度が低下する領域に予め第１導電型の不純物
を導入して、不純物濃度の低下を防止する方法と比較し
て、低濃度第２導電型領域の形成範囲及び濃度分布を厳
密に制御する必要がないので、優れた特性を有する半導
体装置を容易に製造することができる。
の不純物濃度が低下する領域に予め第１導電型の不純物
を導入して、不純物濃度の低下を防止する方法と比較し
て、低濃度第２導電型領域の形成範囲及び濃度分布を厳
密に制御する必要がないので、優れた特性を有する半導
体装置を容易に製造することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置及びその製造方法について、添付の図面を参照し
て具体的に説明する。図１（ａ）及び図１（ｂ）は本発
明の実施例に係る半導体装置の製造方法を工程順に示す
断面図である。なお、本実施例においては、ｎチャネル
型ＭＩＳ型ＦＥＴの製造方法について示す。図１に示す
ように、先ず、半導体基板１の表面に素子分離絶縁膜６
を形成して素子領域を区画した後、この素子領域にイオ
ン注入等の方法によりボロンを導入することにより、ｐ
型の素子領域（第１導電型領域）を得る。次に、素子領
域の表面上に絶縁膜及び導電膜を順次形成した後、これ
らを所定の形状にエッチングすることにより、ゲート絶
縁膜５及びゲート電極４を形成する。次いで、このゲー
ト電極４をマスクとして、ｐ型の素子領域における不純
物濃度よりも高い濃度で、砒素、燐又はアンチモン等の
ｎ型不純物９をイオン注入することにより、素子領域の
表面に第１のｎ型領域（第２導電型領域）３ａを選択的
に形成する。
体装置及びその製造方法について、添付の図面を参照し
て具体的に説明する。図１（ａ）及び図１（ｂ）は本発
明の実施例に係る半導体装置の製造方法を工程順に示す
断面図である。なお、本実施例においては、ｎチャネル
型ＭＩＳ型ＦＥＴの製造方法について示す。図１に示す
ように、先ず、半導体基板１の表面に素子分離絶縁膜６
を形成して素子領域を区画した後、この素子領域にイオ
ン注入等の方法によりボロンを導入することにより、ｐ
型の素子領域（第１導電型領域）を得る。次に、素子領
域の表面上に絶縁膜及び導電膜を順次形成した後、これ
らを所定の形状にエッチングすることにより、ゲート絶
縁膜５及びゲート電極４を形成する。次いで、このゲー
ト電極４をマスクとして、ｐ型の素子領域における不純
物濃度よりも高い濃度で、砒素、燐又はアンチモン等の
ｎ型不純物９をイオン注入することにより、素子領域の
表面に第１のｎ型領域（第２導電型領域）３ａを選択的
に形成する。
【００２７】その後、ｎ型領域３ａの表面にボロンをイ
オン注入して、ボロン導入領域（低濃度第２導電型領
域）２を形成する。このとき、基板１の厚さ方向及び平
面視において、ボロン導入領域２がｎ型領域３ａに内包
されるようにする。従って、ボロン導入領域２がｎ型領
域３ａよりも浅い深さで注入されるように、ボロン注入
時のイオン種としては、ボロンイオンＢ+の代わりに、
ＢＦ2 +及びＢ10Ｈ14 +等のように、ボロンイオンよりも
質量が大きいボロン化合物のイオンを使用して、ボロン
導入領域２を形成することが好ましい。また、平面視
で、ボロン導入領域２がｎ型領域３ａよりも狭い領域に
形成されるように、ボロン導入領域２を形成するための
ボロンイオン又はボロン化合物イオンは、基板１の表面
に対して垂直の方向から注入することが望ましい。
オン注入して、ボロン導入領域（低濃度第２導電型領
域）２を形成する。このとき、基板１の厚さ方向及び平
面視において、ボロン導入領域２がｎ型領域３ａに内包
されるようにする。従って、ボロン導入領域２がｎ型領
域３ａよりも浅い深さで注入されるように、ボロン注入
時のイオン種としては、ボロンイオンＢ+の代わりに、
ＢＦ2 +及びＢ10Ｈ14 +等のように、ボロンイオンよりも
質量が大きいボロン化合物のイオンを使用して、ボロン
導入領域２を形成することが好ましい。また、平面視
で、ボロン導入領域２がｎ型領域３ａよりも狭い領域に
形成されるように、ボロン導入領域２を形成するための
ボロンイオン又はボロン化合物イオンは、基板１の表面
に対して垂直の方向から注入することが望ましい。
【００２８】ボロン導入領域２をｎ型領域３ａよりも狭
い領域に形成するための方法としては、ｎ型領域３ａを
形成した後、ボロン導入領域２を形成するイオン注入の
前に、ゲート電極４の側壁面上に薄い側壁絶縁膜８を形
成する方法を使用してもよい。更に、ｎ型領域３ａを形
成する際に、基板１の表面に対して垂直の方向から傾斜
した方向でイオン注入することにより、ゲート電極４の
下方に大きく潜り込む形状のｎ型領域３ａを形成しても
よい。なお、ボロン導入領域２を形成した後に、ｎ型領
域３ａを形成してもよい。この場合には、ｐ型の素子領
域（第１導電型領域）を形成した後に、この素子領域内
の所定の領域にｐ型不純物を導入して、素子領域よりも
高い不純物濃度を有する高濃度ｐ型領域（高濃度第１導
電型領域）を形成する。その後、このボロン導入領域２
を内包する領域にｎ型不純物を導入することにより、高
濃度ｐ型領域を低濃度ｎ型領域にすると共に、この低濃
度ｎ型領域を取り囲むｎ型領域３ａを形成することがで
きる。
い領域に形成するための方法としては、ｎ型領域３ａを
形成した後、ボロン導入領域２を形成するイオン注入の
前に、ゲート電極４の側壁面上に薄い側壁絶縁膜８を形
成する方法を使用してもよい。更に、ｎ型領域３ａを形
成する際に、基板１の表面に対して垂直の方向から傾斜
した方向でイオン注入することにより、ゲート電極４の
下方に大きく潜り込む形状のｎ型領域３ａを形成しても
よい。なお、ボロン導入領域２を形成した後に、ｎ型領
域３ａを形成してもよい。この場合には、ｐ型の素子領
域（第１導電型領域）を形成した後に、この素子領域内
の所定の領域にｐ型不純物を導入して、素子領域よりも
高い不純物濃度を有する高濃度ｐ型領域（高濃度第１導
電型領域）を形成する。その後、このボロン導入領域２
を内包する領域にｎ型不純物を導入することにより、高
濃度ｐ型領域を低濃度ｎ型領域にすると共に、この低濃
度ｎ型領域を取り囲むｎ型領域３ａを形成することがで
きる。
【００２９】その後、図１（ｂ）に示すように、ゲート
電極４の側壁面上に側壁絶縁膜７を形成した後、ゲート
電極４及び側壁絶縁膜７をマスクとして、砒素、燐又は
アンチモン等のｎ型不純物を素子領域の表面にイオン注
入する。これにより、ｎ型領域３ａの下方に、ゲート電
極４の下方から離間した領域から素子分離絶縁膜６に至
る領域に、ｎ型領域３ａよりも深い深さで第２のｎ型領
域３ｂを形成し、ｎ型領域３ａ及び３ｂからなるソース
−ドレイン領域３を形成する。ｎ型領域３ａ及び３ｂを
形成するためのｎ型不純物としては、特に、拡散しにく
い砒素又はアンチモンを使用することが望ましい。
電極４の側壁面上に側壁絶縁膜７を形成した後、ゲート
電極４及び側壁絶縁膜７をマスクとして、砒素、燐又は
アンチモン等のｎ型不純物を素子領域の表面にイオン注
入する。これにより、ｎ型領域３ａの下方に、ゲート電
極４の下方から離間した領域から素子分離絶縁膜６に至
る領域に、ｎ型領域３ａよりも深い深さで第２のｎ型領
域３ｂを形成し、ｎ型領域３ａ及び３ｂからなるソース
−ドレイン領域３を形成する。ｎ型領域３ａ及び３ｂを
形成するためのｎ型不純物としては、特に、拡散しにく
い砒素又はアンチモンを使用することが望ましい。
【００３０】なお、本実施例において、ボロン導入領域
２を形成するためのイオン注入条件としては、例えば、
イオン種をＢＦ2 +、注入エネルギーを１乃至１５ｋｅ
Ｖ、ドーズ量を５×１０12乃至５×１０13ｃｍ-2とする
ことができる。これに対して、ｎ型領域３ａを形成する
ためのイオン注入条件としては、例えば、イオン種をＡ
ｓ+、注入エネルギーを１乃至１５ｋｅＶ、ドーズ量を
１×１０14乃至２×１０1 5ｃｍ-2とすればよい。
２を形成するためのイオン注入条件としては、例えば、
イオン種をＢＦ2 +、注入エネルギーを１乃至１５ｋｅ
Ｖ、ドーズ量を５×１０12乃至５×１０13ｃｍ-2とする
ことができる。これに対して、ｎ型領域３ａを形成する
ためのイオン注入条件としては、例えば、イオン種をＡ
ｓ+、注入エネルギーを１乃至１５ｋｅＶ、ドーズ量を
１×１０14乃至２×１０1 5ｃｍ-2とすればよい。
【００３１】このようにして形成された本実施例に係る
半導体装置においては、第１のｎ型領域３ａとこのｎ型
領域３ａよりも深い深さで形成された第２のｎ型領域３
ｂとにより、ＬＤＤ（Lightly Doped Drain）構造又は
エクステンション構造のソース−ドレイン領域３が形成
されている。なお、このソース−ドレイン領域３は、ゲ
ート電極４の下方に形成されるチャネル領域を挟むよう
に、ｐ型の半導体基板１の表面に形成されている。従っ
て、ゲート電極４に印加される電圧によって、チャネル
領域を挟むソース領域とドレイン領域との間の電気伝導
が制御される。
半導体装置においては、第１のｎ型領域３ａとこのｎ型
領域３ａよりも深い深さで形成された第２のｎ型領域３
ｂとにより、ＬＤＤ（Lightly Doped Drain）構造又は
エクステンション構造のソース−ドレイン領域３が形成
されている。なお、このソース−ドレイン領域３は、ゲ
ート電極４の下方に形成されるチャネル領域を挟むよう
に、ｐ型の半導体基板１の表面に形成されている。従っ
て、ゲート電極４に印加される電圧によって、チャネル
領域を挟むソース領域とドレイン領域との間の電気伝導
が制御される。
【００３２】図２は縦軸に不純物濃度をとり、横軸に半
導体基板における位置をとって、図１（ｂ）に示す半導
体基板表面のＡ−Ａ線に沿う方向における不純物の濃度
分布を示すグラフ図である。また、図３は縦軸に不純物
濃度をとり、横軸に半導体基板における位置をとって、
ボロン導入領域２が形成されていない半導体基板表面に
おける不純物の濃度分布を示すグラフ図である。但し、
図２及び図３においては、１方のソース−ドレイン領域
からチャネル領域までの基板表面における不純物の濃度
分布を示しており、１点鎖線１４は半導体基板表面にお
けるｎ型不純物の濃度を示し、実線１５ａ及び１５ｂは
半導体基板表面におけるｐ型不純物の濃度を示してい
る。また、図３に示す破線１６は熱処理前の半導体基板
表面におけるｐ型不純物の濃度を示している。図２及び
図３を参照して、ボロン導入領域２により得られる作用
について、以下に説明する。
導体基板における位置をとって、図１（ｂ）に示す半導
体基板表面のＡ−Ａ線に沿う方向における不純物の濃度
分布を示すグラフ図である。また、図３は縦軸に不純物
濃度をとり、横軸に半導体基板における位置をとって、
ボロン導入領域２が形成されていない半導体基板表面に
おける不純物の濃度分布を示すグラフ図である。但し、
図２及び図３においては、１方のソース−ドレイン領域
からチャネル領域までの基板表面における不純物の濃度
分布を示しており、１点鎖線１４は半導体基板表面にお
けるｎ型不純物の濃度を示し、実線１５ａ及び１５ｂは
半導体基板表面におけるｐ型不純物の濃度を示してい
る。また、図３に示す破線１６は熱処理前の半導体基板
表面におけるｐ型不純物の濃度を示している。図２及び
図３を参照して、ボロン導入領域２により得られる作用
について、以下に説明する。
【００３３】本実施例においては、ｎ型領域３ａ及び３
ｂからなるソース−ドレイン領域３の内部にボロン導入
領域２が形成されており、このボロン導入領域２もソー
ス−ドレイン領域３の一部を構成している。このボロン
導入領域２のボロン濃度は半導体基板１の素子領域のｐ
型不純物濃度より高くなるように設定されており、これ
により、素子領域からボロン導入領域２に向けてｐ型の
不純物濃度が高くなるｐ型濃度分布が形成されている。
従って、図２に示すように、ボロン導入領域２において
は、ｐ型不純物（ボロン）がｎ型領域３ａ及び３ｂ内の
ｎ型不純物により相殺されており、電気的には低濃度の
ｎ型領域となっている。このように、ｎ型不純物濃度が
ｐ型不純物濃度を超えている領域がｎ型領域３ａ及び３
ｂからなるソース−ドレイン領域であり、ｐ型不純物濃
度がｎ型不純物濃度を超えている領域が半導体基板１に
おけるｐ型領域となる。
ｂからなるソース−ドレイン領域３の内部にボロン導入
領域２が形成されており、このボロン導入領域２もソー
ス−ドレイン領域３の一部を構成している。このボロン
導入領域２のボロン濃度は半導体基板１の素子領域のｐ
型不純物濃度より高くなるように設定されており、これ
により、素子領域からボロン導入領域２に向けてｐ型の
不純物濃度が高くなるｐ型濃度分布が形成されている。
従って、図２に示すように、ボロン導入領域２において
は、ｐ型不純物（ボロン）がｎ型領域３ａ及び３ｂ内の
ｎ型不純物により相殺されており、電気的には低濃度の
ｎ型領域となっている。このように、ｎ型不純物濃度が
ｐ型不純物濃度を超えている領域がｎ型領域３ａ及び３
ｂからなるソース−ドレイン領域であり、ｐ型不純物濃
度がｎ型不純物濃度を超えている領域が半導体基板１に
おけるｐ型領域となる。
【００３４】図３に示すように、ボロン導入領域２が形
成されていない半導体装置においては、破線１６に示す
熱処理前のボロン濃度は一定である。一方、実線１５ｂ
に示す熱処理後のボロン濃度は、ｐ型領域とｎ型領域と
の界面近傍で低下して、濃度低下部１２が形成され、ｎ
型領域内におけるｐ型領域との界面近傍で上昇して濃度
上昇部１３が形成される。
成されていない半導体装置においては、破線１６に示す
熱処理前のボロン濃度は一定である。一方、実線１５ｂ
に示す熱処理後のボロン濃度は、ｐ型領域とｎ型領域と
の界面近傍で低下して、濃度低下部１２が形成され、ｎ
型領域内におけるｐ型領域との界面近傍で上昇して濃度
上昇部１３が形成される。
【００３５】本願発明者等は、ボロン濃度の分布の変化
が発生する機構について調査した結果、ｎ型領域とｐ型
領域との間に存在する接触電位差により、ｎ型領域内に
おけるｐ型領域との界面近傍の領域１１に電界が発生し
ていることが原因であることを見い出した。素子領域に
導入されているボロンのうちの殆どは負に帯電してお
り、この負に帯電したボロンは熱処理の際に領域１１の
電界に引かれて、チャネル領域から離間する方向（図３
の左方向）に移動する。そして、移動したボロンは領域
１１よりもチャネル領域から離間した領域に蓄積され
て、ｎ型領域内にボロン濃度が上昇した濃度上昇部１３
が形成される。一方、電界が存在する領域１１よりもチ
ャネル領域寄り、即ち、ｎ型領域とｐ型領域との界面近
傍からはボロンが吸い出されて、この界面近傍に濃度低
下部１２が形成される。このチャネル領域におけるボロ
ン濃度の低下が、ＭＩＳ型ＦＥＴの短チャネル効果を高
めている。
が発生する機構について調査した結果、ｎ型領域とｐ型
領域との間に存在する接触電位差により、ｎ型領域内に
おけるｐ型領域との界面近傍の領域１１に電界が発生し
ていることが原因であることを見い出した。素子領域に
導入されているボロンのうちの殆どは負に帯電してお
り、この負に帯電したボロンは熱処理の際に領域１１の
電界に引かれて、チャネル領域から離間する方向（図３
の左方向）に移動する。そして、移動したボロンは領域
１１よりもチャネル領域から離間した領域に蓄積され
て、ｎ型領域内にボロン濃度が上昇した濃度上昇部１３
が形成される。一方、電界が存在する領域１１よりもチ
ャネル領域寄り、即ち、ｎ型領域とｐ型領域との界面近
傍からはボロンが吸い出されて、この界面近傍に濃度低
下部１２が形成される。このチャネル領域におけるボロ
ン濃度の低下が、ＭＩＳ型ＦＥＴの短チャネル効果を高
めている。
【００３６】これに対して、本実施例においては、図２
に示すように、ｎ型領域３ａ及び３ｂからなるソース−
ドレイン領域３内にボロン導入領域２を形成しており、
素子領域からボロン導入領域２に向けてｐ型の不純物濃
度が高くなるｐ型濃度分布が形成されている。従って、
電界が存在する領域１１において、ボロンの濃度勾配が
形成される。このように構成された本実施例に係る半導
体装置においても、熱処理の際に、領域１１に発生する
電界によって、ｎ型領域とｐ型領域との界面に存在する
ボロンがチャネル領域から離間する方向に流れる。
に示すように、ｎ型領域３ａ及び３ｂからなるソース−
ドレイン領域３内にボロン導入領域２を形成しており、
素子領域からボロン導入領域２に向けてｐ型の不純物濃
度が高くなるｐ型濃度分布が形成されている。従って、
電界が存在する領域１１において、ボロンの濃度勾配が
形成される。このように構成された本実施例に係る半導
体装置においても、熱処理の際に、領域１１に発生する
電界によって、ｎ型領域とｐ型領域との界面に存在する
ボロンがチャネル領域から離間する方向に流れる。
【００３７】しかし、これと同時に、領域１１に設けら
れたボロンの濃度勾配によって、ボロンがチャネル領域
に向かって拡散する流れも発生する。このように、本実
施例においては、ｎ型領域とｐ型領域との界面におい
て、電界によりチャネル領域から離間する方向へのボロ
ンの流れと、ｐ型不純物の濃度勾配によりチャネル領域
に向かって拡散するボロンの流れとが互いに相殺され
る。これにより、熱処理前後におけるボロンの濃度分布
の変化を抑制することができるので、ｐ型領域における
ボロンの濃度低下部１２が消失すると共に、ｎ型領域に
おけるボロンの濃度上昇部１３も消失する。従って、本
実施例においては、ｎ型領域３ａを形成する場合と同様
に、ゲート電極４をマスクとする自己整合的イオン注入
によって、容易に形成することができるボロン導入領域
２により、短チャネル効果の上昇を抑制することがで
き、電界効果トランジスタのしきい値の低下を防止する
ことができる。
れたボロンの濃度勾配によって、ボロンがチャネル領域
に向かって拡散する流れも発生する。このように、本実
施例においては、ｎ型領域とｐ型領域との界面におい
て、電界によりチャネル領域から離間する方向へのボロ
ンの流れと、ｐ型不純物の濃度勾配によりチャネル領域
に向かって拡散するボロンの流れとが互いに相殺され
る。これにより、熱処理前後におけるボロンの濃度分布
の変化を抑制することができるので、ｐ型領域における
ボロンの濃度低下部１２が消失すると共に、ｎ型領域に
おけるボロンの濃度上昇部１３も消失する。従って、本
実施例においては、ｎ型領域３ａを形成する場合と同様
に、ゲート電極４をマスクとする自己整合的イオン注入
によって、容易に形成することができるボロン導入領域
２により、短チャネル効果の上昇を抑制することがで
き、電界効果トランジスタのしきい値の低下を防止する
ことができる。
【００３８】このように、本実施例においては、濃度低
下部１２の濃度低下分を打ち消すために、ボロン導入領
域２内におけるボロンのｎ型領域外への拡散を利用して
いる。このｎ型領域内においてはボロンの拡散が遅いと
共に、領域１１の電界がボロンをｎ型領域内に閉じ込め
る作用を有しているので、ボロン導入領域２を形成する
ために導入するボロンの濃度分布を高精度に制御するこ
となく、図２に示すように、乱れのないボロン濃度分布
を自動的に得ることができる。従って、本実施例による
と、優れた性能を有する半導体装置を容易に製造するこ
とができる。
下部１２の濃度低下分を打ち消すために、ボロン導入領
域２内におけるボロンのｎ型領域外への拡散を利用して
いる。このｎ型領域内においてはボロンの拡散が遅いと
共に、領域１１の電界がボロンをｎ型領域内に閉じ込め
る作用を有しているので、ボロン導入領域２を形成する
ために導入するボロンの濃度分布を高精度に制御するこ
となく、図２に示すように、乱れのないボロン濃度分布
を自動的に得ることができる。従って、本実施例による
と、優れた性能を有する半導体装置を容易に製造するこ
とができる。
【００３９】なお、チャネル長が約０．０５乃至０．１
μｍであるｎチャネルＭＩＳ型ＦＥＴを形成する場合に
は、ｐ型領域におけるボロン濃度を３×１０17乃至３×
１０ 18ｃｍ-3に設定することが好ましい。この場合に、
拡散現象を再現する物理モデルを使用した検討による
と、ボロン導入領域２のボロン濃度はｐ型領域のボロン
濃度の２乃至６倍に設定することが望ましい。
μｍであるｎチャネルＭＩＳ型ＦＥＴを形成する場合に
は、ｐ型領域におけるボロン濃度を３×１０17乃至３×
１０ 18ｃｍ-3に設定することが好ましい。この場合に、
拡散現象を再現する物理モデルを使用した検討による
と、ボロン導入領域２のボロン濃度はｐ型領域のボロン
濃度の２乃至６倍に設定することが望ましい。
【００４０】本発明においては、ゲート電極４の下方に
おいて、ソース−ドレイン領域３の内部にボロン導入領
域２が形成されていればよい。従って、ソース−ドレイ
ン領域３とボロン導入領域２との相対的な位置関係が図
１（ｂ）に示す関係であれば、これ以外の部分において
ソース−ドレイン領域３の形態を変更しても、同様の効
果を得ることができる。例えば、本発明においては、工
程を削減するために、側壁絶縁膜７及び第１のｎ型領域
３ａよりも深い深さで形成された第２のｎ型領域３ｂの
形成を省略することができる。また、図１（ｂ）に示す
本実施例においては、ボロン導入領域２が基板表面に接
触するように形成されているが、本発明においてはボロ
ン導入領域２は基板表面に接触して形成する必要はな
い。また、半導体基板１の表面にｐ型の素子領域を形成
する代わりに、ｐ型の不純物が導入された半導体基板を
使用してもよい。
おいて、ソース−ドレイン領域３の内部にボロン導入領
域２が形成されていればよい。従って、ソース−ドレイ
ン領域３とボロン導入領域２との相対的な位置関係が図
１（ｂ）に示す関係であれば、これ以外の部分において
ソース−ドレイン領域３の形態を変更しても、同様の効
果を得ることができる。例えば、本発明においては、工
程を削減するために、側壁絶縁膜７及び第１のｎ型領域
３ａよりも深い深さで形成された第２のｎ型領域３ｂの
形成を省略することができる。また、図１（ｂ）に示す
本実施例においては、ボロン導入領域２が基板表面に接
触するように形成されているが、本発明においてはボロ
ン導入領域２は基板表面に接触して形成する必要はな
い。また、半導体基板１の表面にｐ型の素子領域を形成
する代わりに、ｐ型の不純物が導入された半導体基板を
使用してもよい。
【００４１】なお、上述の本実施例においては、不純物
分布の変形が最も顕著に発生するボロンを基板不純物と
して使用したｎチャネルＭＩＳ型ＦＥＴを例として使用
している。このように、本発明をＭＩＳ型ＦＥＴに適用
すると、効率よく短チャネル効果の発生を抑制すること
ができ、特に、従来より製造することが困難であった
０．１μｍ以下のチャネル長を有する微細ＭＩＳ型ＦＥ
Ｔを容易に形成することができる。
分布の変形が最も顕著に発生するボロンを基板不純物と
して使用したｎチャネルＭＩＳ型ＦＥＴを例として使用
している。このように、本発明をＭＩＳ型ＦＥＴに適用
すると、効率よく短チャネル効果の発生を抑制すること
ができ、特に、従来より製造することが困難であった
０．１μｍ以下のチャネル長を有する微細ＭＩＳ型ＦＥ
Ｔを容易に形成することができる。
【００４２】しかし、本発明においては、ボロン以外の
不純物について、ボロンを使用した場合と同様の機構に
よって発生する不純物再分布に対しても適用することが
できる。また、不純物の導電型を反転させたｐチャネル
ＭＩＳ型ＦＥＴに対しても適用することができる。この
場合には、上述の実施例における電圧及び電荷の符合を
反転させて、ボロンをｎ型の不純物に置き換えると共
に、ｎ型不純物をｐ型不純物に置き換えればよい。更
に、本発明においては、ＭＩＳ型ＦＥＴに限らず、ｐｎ
接合を有する全ての半導体装置に適用することができ
る。
不純物について、ボロンを使用した場合と同様の機構に
よって発生する不純物再分布に対しても適用することが
できる。また、不純物の導電型を反転させたｐチャネル
ＭＩＳ型ＦＥＴに対しても適用することができる。この
場合には、上述の実施例における電圧及び電荷の符合を
反転させて、ボロンをｎ型の不純物に置き換えると共
に、ｎ型不純物をｐ型不純物に置き換えればよい。更
に、本発明においては、ＭＩＳ型ＦＥＴに限らず、ｐｎ
接合を有する全ての半導体装置に適用することができ
る。
【００４３】
【発明の効果】以上詳述したように、本発明によれば、
第１導電型領域内に形成された第２導電型領域の内部に
選択的に第１導電型の不純物を導入して低濃度第２導電
型領域を選択的に形成し、第１導電型領域から低濃度第
２導電型領域に向けて第１導電型の不純物濃度が高くな
るように第１導電型不純物の濃度分布を形成しているの
で、第１導電型領域における第２導電型領域との界面近
傍で発生する第１導電型の不純物濃度の低下が、低濃度
第２導電型領域からの第１導電型不純物の拡散により相
殺することができ、これにより、第１導電型領域におけ
る第１導電型の不純物濃度の低下を防止して、優れた特
性を有する半導体装置を得ることができる。
第１導電型領域内に形成された第２導電型領域の内部に
選択的に第１導電型の不純物を導入して低濃度第２導電
型領域を選択的に形成し、第１導電型領域から低濃度第
２導電型領域に向けて第１導電型の不純物濃度が高くな
るように第１導電型不純物の濃度分布を形成しているの
で、第１導電型領域における第２導電型領域との界面近
傍で発生する第１導電型の不純物濃度の低下が、低濃度
第２導電型領域からの第１導電型不純物の拡散により相
殺することができ、これにより、第１導電型領域におけ
る第１導電型の不純物濃度の低下を防止して、優れた特
性を有する半導体装置を得ることができる。
【図１】（ａ）及び（ｂ）は本発明の実施例に係る半導
体装置の製造方法を工程順に示す断面図である。
体装置の製造方法を工程順に示す断面図である。
【図２】図１（ｂ）に示す半導体基板表面のＡ−Ａ線に
沿う方向における不純物の濃度分布を示すグラフ図であ
る。
沿う方向における不純物の濃度分布を示すグラフ図であ
る。
【図３】ボロン導入領域が形成されていない半導体基板
表面における不純物の濃度分布を示すグラフ図である。
表面における不純物の濃度分布を示すグラフ図である。
【図４】（ａ）及び（ｂ）は従来の半導体装置の構造を
示す断面図である。
示す断面図である。
【図５】図４（ａ）に示す半導体基板表面における不純
物の濃度分布を示すグラフ図である。
物の濃度分布を示すグラフ図である。
１，２１；半導体基板 ２，２２ａ，２２ｂ；ボロン導入領域 ３，２３；ソース−ドレイン領域 ３ａ，３ｂ，２３ａ，２３ｂ；ｎ型領域 ４，２４；ゲート電極 ５，２５；ゲート絶縁膜 ６，２６；素子分離絶縁膜 ７，８，２７；側壁絶縁膜 ９；ｎ型不純物 １１；領域 １２，３２；濃度低下部 １３，３３；濃度上昇部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (5)
- 【請求項１】 半導体基板に第１導電型の不純物を導入
して第１導電型領域を選択的に形成する工程と、前記第
１導電型領域内の所定の領域にこの第１導電型領域にお
ける第１導電型不純物濃度よりも高い濃度で第２導電型
の不純物を導入して第２導電型領域を選択的に形成する
工程と、前記第２導電型領域に内包される部分に選択的
に第１導電型の不純物を導入して低濃度第２導電型領域
を選択的に形成する工程と、を有し、該低濃度第２導電
型領域が、熱処理時に、第１導電型の不純物の拡散源と
なるように、半導体基板表面における第１導電型不純物
の濃度が前記低濃度第２導電型領域以外の部分から前記
低濃度第２導電型領域に向けて高くなるような分布を形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に第１導電型の不純物を導入
して第１導電型領域を選択的に形成する工程と、前記第
１導電型領域内の所定の領域に第１導電型の不純物を導
入してこの第１導電型領域よりも高い不純物濃度を有す
る高濃度第１導電型領域を形成する工程と、前記高濃度
第１導電型領域を内包する領域に第２導電型の不純物を
導入して前記高濃度第１導電型領域を低濃度第２導電型
領域にすると共に、この低濃度第２導電型領域を取り囲
む第２導電型領域を形成する工程と、を有し、前記低濃
度第２導電型領域が、熱処理時に、第１導電型の不純物
の拡散源となるように、半導体基板表面における第１導
電型不純物の濃度が前記低濃度第２導電型領域以外の部
分から前記低濃度第２導電型領域に向けて高くなるよう
な分布を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記第１導電型領域を形成する工程の後
に、前記第１導電型領域の上にゲート電極を形成する工
程を有し、前記第２導電型領域は前記ゲート電極をマス
クとして第２導電型の不純物をイオン注入することによ
り得られるものであることを特徴とする請求項１又は２
に記載の半導体装置の製造方法。 - 【請求項４】 前記低濃度第２導電型領域は前記ゲート
電極をマスクとして第１導電型の不純物をイオン注入す
ることにより得られるものであることを特徴とする請求
項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１導電型の不純物はボロンである
ことを特徴とする請求項１乃至４のいずれか一項に記載
の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103798A JP3237626B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
| US09/411,942 US6426535B1 (en) | 1998-10-02 | 1999-10-04 | Semiconductor device having improved short channel resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103798A JP3237626B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114511A JP2000114511A (ja) | 2000-04-21 |
| JP3237626B2 true JP3237626B2 (ja) | 2001-12-10 |
Family
ID=17633424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28103798A Expired - Lifetime JP3237626B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3237626B2 (ja) |
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| KR100374649B1 (en) * | 2001-08-04 | 2003-03-03 | Samsung Electronics Co Ltd | Structure of semiconductor device and manufacturing method thereof |
| JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| TW200739876A (en) * | 2005-10-06 | 2007-10-16 | Nxp Bv | Electrostatic discharge protection device |
| US8178930B2 (en) * | 2007-03-06 | 2012-05-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure to improve MOS transistor on-breakdown voltage |
| US9842913B1 (en) * | 2016-05-18 | 2017-12-12 | Globalfoundries Inc. | Integrated circuit fabrication with boron etch-stop layer |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245671A (ja) | 1986-04-18 | 1987-10-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0320045A (ja) | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| JPH06244196A (ja) | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5536959A (en) * | 1994-09-09 | 1996-07-16 | Mcnc | Self-aligned charge screen (SACS) field effect transistors and methods |
| US5593907A (en) | 1995-03-08 | 1997-01-14 | Advanced Micro Devices | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
| JP2787908B2 (ja) | 1995-12-25 | 1998-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5827747A (en) * | 1996-03-28 | 1998-10-27 | Mosel Vitelic, Inc. | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation |
| JPH09312397A (ja) | 1996-05-24 | 1997-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5849621A (en) * | 1996-06-19 | 1998-12-15 | Advanced Micro Devices, Inc. | Method and structure for isolating semiconductor devices after transistor formation |
| US5811338A (en) * | 1996-08-09 | 1998-09-22 | Micron Technology, Inc. | Method of making an asymmetric transistor |
| US5793090A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance |
| US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
| JP3075225B2 (ja) * | 1997-09-11 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6198142B1 (en) * | 1998-07-31 | 2001-03-06 | Intel Corporation | Transistor with minimal junction capacitance and method of fabrication |
| US6215156B1 (en) * | 1999-08-02 | 2001-04-10 | Taiwan Semiconductor Manufacturing Corporation | Electrostatic discharge protection device with resistive drain structure |
-
1998
- 1998-10-02 JP JP28103798A patent/JP3237626B2/ja not_active Expired - Lifetime
-
1999
- 1999-10-04 US US09/411,942 patent/US6426535B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6426535B1 (en) | 2002-07-30 |
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