JP2948892B2 - Ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタおよびその製造方法Info
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- 230000005669 field effect Effects 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 140
- 239000000758 substrate Substances 0.000 claims description 136
- 239000012535 impurity Substances 0.000 claims description 114
- 150000002500 ions Chemical class 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 30
- 238000009826 distribution Methods 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 13
- 239000000969 carrier Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 51
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 29
- 229910052796 boron Inorganic materials 0.000 description 29
- 238000010586 diagram Methods 0.000 description 15
- 229910052698 phosphorus Inorganic materials 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 14
- 239000011574 phosphorus Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 10
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000035882 stress Effects 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般にMOS電界効果トランジスタに関する
ものであり、より特定的には、半導体基板に歪を発生さ
せないように改良されたMOS電界効果トランジスタに関
する。この発明は、さらにそのようなMOS電界効果トラ
ンジスタを製造する方法に関する。
ものであり、より特定的には、半導体基板に歪を発生さ
せないように改良されたMOS電界効果トランジスタに関
する。この発明は、さらにそのようなMOS電界効果トラ
ンジスタを製造する方法に関する。
［従来の技術］ MOS電界効果トランジスタ（以下、MOSFETと略す
る。）は多数キャリアの流れを、ゲートに加える電圧に
よって、ちょうど水道の蛇口を開閉することにより水の
量を調節するように、制御するデバイスである。
る。）は多数キャリアの流れを、ゲートに加える電圧に
よって、ちょうど水道の蛇口を開閉することにより水の
量を調節するように、制御するデバイスである。
第11図は、従来のMOSFETの基本構造を示す断面図であ
る。第11図を参照して、半導体基板１の上にゲート２が
設けられている。半導体基板１の主表面であって、かつ
ゲート２の両側に、ソース３とドレイン４が形成されて
いる。ゲート２に電圧を加えると、ゲート２の直下のチ
ャネル領域５が反転し、ソース３とドレイン４とが導通
する。ところで、上述のような構造を有するMOSFETで
は、チャネル長が短いとき、図のようにドレイン４付近
の空乏層６がソース領域３にまで拡がり、ゲート２の電
圧によって電流が制御できなくなる現象が発生する。こ
の現象は、MOSFETのパンチスルーと呼ばれている。な
お、第11図において、参照符号７で示す部分は、空乏層
の端部である。
る。第11図を参照して、半導体基板１の上にゲート２が
設けられている。半導体基板１の主表面であって、かつ
ゲート２の両側に、ソース３とドレイン４が形成されて
いる。ゲート２に電圧を加えると、ゲート２の直下のチ
ャネル領域５が反転し、ソース３とドレイン４とが導通
する。ところで、上述のような構造を有するMOSFETで
は、チャネル長が短いとき、図のようにドレイン４付近
の空乏層６がソース領域３にまで拡がり、ゲート２の電
圧によって電流が制御できなくなる現象が発生する。こ
の現象は、MOSFETのパンチスルーと呼ばれている。な
お、第11図において、参照符号７で示す部分は、空乏層
の端部である。
このパンチスルーを防止するために、MOSFETをウェル
内に形成する半導体装置が提案されている。第12A図
は、半導体基板内に形成されたウェル内に、埋込チャネ
ル型のMOSFETを形成した従来の半導体装置の断面図であ
る。第13図は、第12A図に示す半導体装置の平面図であ
る。これらの図を参照して、P-型の半導体基板１の主表
面に、ウェルと呼ばれるＮ型の不純物拡散層８が形成さ
れている。Ｐ型およびＮ型という定義については、後述
する。不純物拡散層８の表面部分に、しきい値電圧を制
御するための不純物層９が設けられている。半導体基板
１の上には、Ｎ型の不純物イオンが注入されたゲート２
が設けられている。不純物拡散層８内であって、かつゲ
ート２の両側には、Ｐ型不純物が拡散されて形成された
ソース３とドレイン４が設けられている。半導体基板１
の主表面に設けられたフィールド酸化膜10は、素子領域
11をほかの素子領域から分離するためのものである。こ
のように構成される従来のMOSFETにおいては、ソース３
とドレイン４が、逆の導電型を有するウェル（Ｎ型の不
純物拡散層８）内に形成されているので、チャネル長が
短くなっても、ドレイン４付近の空乏層がソース領域に
まで広がるということはなくなり、パンチスルーは効果
的に防止される。
内に形成する半導体装置が提案されている。第12A図
は、半導体基板内に形成されたウェル内に、埋込チャネ
ル型のMOSFETを形成した従来の半導体装置の断面図であ
る。第13図は、第12A図に示す半導体装置の平面図であ
る。これらの図を参照して、P-型の半導体基板１の主表
面に、ウェルと呼ばれるＮ型の不純物拡散層８が形成さ
れている。Ｐ型およびＮ型という定義については、後述
する。不純物拡散層８の表面部分に、しきい値電圧を制
御するための不純物層９が設けられている。半導体基板
１の上には、Ｎ型の不純物イオンが注入されたゲート２
が設けられている。不純物拡散層８内であって、かつゲ
ート２の両側には、Ｐ型不純物が拡散されて形成された
ソース３とドレイン４が設けられている。半導体基板１
の主表面に設けられたフィールド酸化膜10は、素子領域
11をほかの素子領域から分離するためのものである。こ
のように構成される従来のMOSFETにおいては、ソース３
とドレイン４が、逆の導電型を有するウェル（Ｎ型の不
純物拡散層８）内に形成されているので、チャネル長が
短くなっても、ドレイン４付近の空乏層がソース領域に
まで広がるということはなくなり、パンチスルーは効果
的に防止される。
なお、第12A図は埋込チャネル型MOSFETを示してお
り、これについて簡単に説明しておく。
り、これについて簡単に説明しておく。
第12B図は、半導体基板の主表面に存在するイオン数
の分布を、チャネルの長さ方向の距離に対してプロット
したものである。縦軸は、次に定義されるイオン数を表
わしており、横軸はチャネルの長さ方向の距離を表わし
ている。
の分布を、チャネルの長さ方向の距離に対してプロット
したものである。縦軸は、次に定義されるイオン数を表
わしており、横軸はチャネルの長さ方向の距離を表わし
ている。
Ｎ＝nN−nP Ｐ＝nP−nN 上式において、nNはＮ型原子の数、nPはＰ型原子の数
を表わしている。ある領域で、nN−nP＞０であれば、Ｎ
＞０となり、その領域は、冶金学的見地において、Ｎ型
不純物領域である。またある領域でnP−nN＞０であれ
ば、Ｐ＞０となり、その領域は、冶金学的見地において
Ｐ型不純物領域である。
を表わしている。ある領域で、nN−nP＞０であれば、Ｎ
＞０となり、その領域は、冶金学的見地において、Ｎ型
不純物領域である。またある領域でnP−nN＞０であれ
ば、Ｐ＞０となり、その領域は、冶金学的見地において
Ｐ型不純物領域である。
第12A図および12B図を参照して、冶金学的には、ゲー
ト２の直下部分、すなわちチャネル領域はP-型となって
いる。したがって、ゲート２に電圧をかけなくても、既
に、ソース３とドレイン４は、一見して、導通している
かのように見える。しかしながら、ゲート２にはＮ型不
純物が注入されており、この電界の影響を受けて、第12
C図を参照して、チャネル領域のポテンシャルはＮ型に
なる。すなわち、Ｎ型のゲート２を半導体基板１の上に
載せることによって、ソース領域３とドレイン領域４に
電気的に分離されている。ゲート２の正の電圧をかける
ことによって、チャネル領域のポテンシャルはＰ型とな
り、ソース領域３とドレイン領域４は導通する。
ト２の直下部分、すなわちチャネル領域はP-型となって
いる。したがって、ゲート２に電圧をかけなくても、既
に、ソース３とドレイン４は、一見して、導通している
かのように見える。しかしながら、ゲート２にはＮ型不
純物が注入されており、この電界の影響を受けて、第12
C図を参照して、チャネル領域のポテンシャルはＮ型に
なる。すなわち、Ｎ型のゲート２を半導体基板１の上に
載せることによって、ソース領域３とドレイン領域４に
電気的に分離されている。ゲート２の正の電圧をかける
ことによって、チャネル領域のポテンシャルはＰ型とな
り、ソース領域３とドレイン領域４は導通する。
次に、第12A図に示す従来のMOSFETの製造方法を、第1
4A図〜第14E図を参照しながら、説明する。
4A図〜第14E図を参照しながら、説明する。
第14A図を参照して、Ｐ型の半導体基板１（ボロン,1
×1015cm-3）の表面全面に、Ｎ型の不純物イオン12
（燐）を注入し、その後1000℃以上で10時間熱拡散させ
ることによって、半導体基板１の主表面にウェルと呼ば
れるＮ型の不純物拡散層８（燐,1×1016cm-3）を形成す
る。
×1015cm-3）の表面全面に、Ｎ型の不純物イオン12
（燐）を注入し、その後1000℃以上で10時間熱拡散させ
ることによって、半導体基板１の主表面にウェルと呼ば
れるＮ型の不純物拡散層８（燐,1×1016cm-3）を形成す
る。
次に、第14B図を参照して、不純物拡散層８の表面全
面に、Ｐ型の不純物イオン13（ボロン）を注入し、それ
によって、不純物拡散層８の表面に、しきい値電圧を制
御するための不純物層９（ボロン,1×1017cm-3）を形成
する。
面に、Ｐ型の不純物イオン13（ボロン）を注入し、それ
によって、不純物拡散層８の表面に、しきい値電圧を制
御するための不純物層９（ボロン,1×1017cm-3）を形成
する。
次に、第14C図を参照して、半導体基板１に熱酸化処
理を施すことによって、半導体基板１の表面にゲート酸
化膜14を形成する。その後、ゲート酸化膜14の上にＮ型
の不純物イオンを含む電極材料を堆積し（図示せず）、
これを所定の形状にパターニングすることによって、Ｎ
型のゲート２を形成する。
理を施すことによって、半導体基板１の表面にゲート酸
化膜14を形成する。その後、ゲート酸化膜14の上にＮ型
の不純物イオンを含む電極材料を堆積し（図示せず）、
これを所定の形状にパターニングすることによって、Ｎ
型のゲート２を形成する。
次に、第14D図を参照して、ゲート２を含む半導体基
板１の表面全面に酸化膜を堆積し（図示せず）、これを
異方性エッチングすることによって、ゲート２の側壁に
サイドウォールスペーサ15を形成する。
板１の表面全面に酸化膜を堆積し（図示せず）、これを
異方性エッチングすることによって、ゲート２の側壁に
サイドウォールスペーサ15を形成する。
次に、第14E図を参照して、ゲート２およびサイドウ
ォールスペー15をマスクにして、半導体基板１の表面に
Ｐ型の不純物イオン16（ボロン）を注入することによっ
て、不純物拡散層８の表面にソース領域３（ボロン,1×
1020cm-3）とドレイン領域４（ボロン１×1020cm-3）を
形成する。
ォールスペー15をマスクにして、半導体基板１の表面に
Ｐ型の不純物イオン16（ボロン）を注入することによっ
て、不純物拡散層８の表面にソース領域３（ボロン,1×
1020cm-3）とドレイン領域４（ボロン１×1020cm-3）を
形成する。
次に、図示しないが、ゲート２を含む半導体基板１の
表面全面に層間絶縁膜を形成し、次に、この層間絶縁膜
にコンタクトホールを設け、その後アルミニウム配線を
形成すると、MOSFETが得られる。
表面全面に層間絶縁膜を形成し、次に、この層間絶縁膜
にコンタクトホールを設け、その後アルミニウム配線を
形成すると、MOSFETが得られる。
［発明が解決しようとする課題］ 従来のMOSFETは以上のように構成されていたので、第
12A図および第14A図を参照して、ウェルとなるＮ型の不
純物拡散層８を形成するために、1000℃以上の高温熱処
理を行なわなければならなかった。この高温熱処理は、
半導体基板１に熱応力に起因するストレスを発生させ、
この熱応力は常温に戻っても、半導体基板１内に残留応
力となって残る。この残留応力により、半導体基板１は
歪んでしまう。半導体基板１が残留応力によって歪むと
いう傾向は、半導体基板１の口径が大きくなるに従っ
て、著しくなる。半導体基板が歪むと、半導体基板の中
央部と周辺部との間で、プロセスの不均一性および不安
定性が発生する。その結果、デバイス特性に、半導体基
板の中央部と周辺部との間で差が生じ、ひいては、デバ
イスの歩留低下を引き起こすという問題点があった。
12A図および第14A図を参照して、ウェルとなるＮ型の不
純物拡散層８を形成するために、1000℃以上の高温熱処
理を行なわなければならなかった。この高温熱処理は、
半導体基板１に熱応力に起因するストレスを発生させ、
この熱応力は常温に戻っても、半導体基板１内に残留応
力となって残る。この残留応力により、半導体基板１は
歪んでしまう。半導体基板１が残留応力によって歪むと
いう傾向は、半導体基板１の口径が大きくなるに従っ
て、著しくなる。半導体基板が歪むと、半導体基板の中
央部と周辺部との間で、プロセスの不均一性および不安
定性が発生する。その結果、デバイス特性に、半導体基
板の中央部と周辺部との間で差が生じ、ひいては、デバ
イスの歩留低下を引き起こすという問題点があった。
それゆえに、この発明の目的は、パンチスルーを発生
させないように改良するとともに、残留応力のない、ウ
ェルを有するMOS電界効果トランジスタを提供すること
にある。
させないように改良するとともに、残留応力のない、ウ
ェルを有するMOS電界効果トランジスタを提供すること
にある。
この発明の他の目的は、高速性が上がるように改良さ
れたMOS電界効果トランジスタを提供することにある。
れたMOS電界効果トランジスタを提供することにある。
この発明のさらに他の目的は、高温熱処理工程が不要
となるように改良された、ウェルを有する、MOS電界効
果トランジスタの製造方法を提供することにある。
となるように改良された、ウェルを有する、MOS電界効
果トランジスタの製造方法を提供することにある。
この発明のさらに他の目的は、遅延時間が小さくなる
ように改良された、MOS電界効果トランジスタの製造方
法を提供することにある。
ように改良された、MOS電界効果トランジスタの製造方
法を提供することにある。
［課題を解決するための手段］ この発明の第１の局面に従うMOS電界効果トランジス
タは、一方のソース／ドレイン領域から他方のソース／
ドレイン領域へ向かう多数キャリアの流れを、ゲートに
加える電圧によって制御するデバイスである。当該電界
効果トランジスタは、主表面を有する半導体基板と、上
記多数キャリアの流れを制御するトランジスタと、を備
えている。上記トランジスタは、上記半導体基板の上に
設けられたゲートと、第１導電型の一方のソース／ドレ
イン領域と他方のソース／ドレイン領域と、を含む。さ
らに、当該電界効果トランジスタは、上記半導体基板の
主表面に形成され、かつ上記ゲートの両側に互いに離れ
て形成された、第２導電型の第１のウェルと第２のウェ
ルとを備えている。上記第１のウェルは、上記一方のソ
ース／ドレイン領域を囲むように形成されており、該第
１のウェルの端部は、上記ゲートの直下にまで延びてい
る。第２のウェルは上記他方のソース／ドレイン領域を
囲むように形成されており、該第２のウェルの端部は、
上記ゲートの直下にまで延びている。上記第１および第
２のウェルの上記ゲートの直下部分は、それぞれ上記ソ
ース／ドレイ領域と同じ導電型にされている。
タは、一方のソース／ドレイン領域から他方のソース／
ドレイン領域へ向かう多数キャリアの流れを、ゲートに
加える電圧によって制御するデバイスである。当該電界
効果トランジスタは、主表面を有する半導体基板と、上
記多数キャリアの流れを制御するトランジスタと、を備
えている。上記トランジスタは、上記半導体基板の上に
設けられたゲートと、第１導電型の一方のソース／ドレ
イン領域と他方のソース／ドレイン領域と、を含む。さ
らに、当該電界効果トランジスタは、上記半導体基板の
主表面に形成され、かつ上記ゲートの両側に互いに離れ
て形成された、第２導電型の第１のウェルと第２のウェ
ルとを備えている。上記第１のウェルは、上記一方のソ
ース／ドレイン領域を囲むように形成されており、該第
１のウェルの端部は、上記ゲートの直下にまで延びてい
る。第２のウェルは上記他方のソース／ドレイン領域を
囲むように形成されており、該第２のウェルの端部は、
上記ゲートの直下にまで延びている。上記第１および第
２のウェルの上記ゲートの直下部分は、それぞれ上記ソ
ース／ドレイ領域と同じ導電型にされている。
この発明の第２の局面に従うMOS電界効果トランジス
タは、主表面を有する半導体基板を備えている。半導体
基板の上には、Ｎ型のゲートが形成されている。上記半
導体基板の主表面であって、上記ゲートの両側には、１
対のＰ型のソース／ドレイン領域が設けられている。上
記半導体基板の主表面であって、上記ゲートの直下に
は、チャネル領域が形成されている。上記チャネル領域
は中央部分と、該中央部分を両側から挾むように形成さ
れた１対の端部分に区分されている。中央部分の導電型
は、上記端部分の導電型よりも、よりＰ型に傾いてい
る。上記１対の端部分は、Ｐ型にされている。
タは、主表面を有する半導体基板を備えている。半導体
基板の上には、Ｎ型のゲートが形成されている。上記半
導体基板の主表面であって、上記ゲートの両側には、１
対のＰ型のソース／ドレイン領域が設けられている。上
記半導体基板の主表面であって、上記ゲートの直下に
は、チャネル領域が形成されている。上記チャネル領域
は中央部分と、該中央部分を両側から挾むように形成さ
れた１対の端部分に区分されている。中央部分の導電型
は、上記端部分の導電型よりも、よりＰ型に傾いてい
る。上記１対の端部分は、Ｐ型にされている。
この発明の第３の局面に従うMOS電界効果トランジス
タの製造方法は、ゲートと、一方のソース／ドレイン領
域と、他方のソース／ドレイン領域とを有するMOS電界
効果トランジスタの製造方法に係るものである。
タの製造方法は、ゲートと、一方のソース／ドレイン領
域と、他方のソース／ドレイン領域とを有するMOS電界
効果トランジスタの製造方法に係るものである。
まず、半導体基板の主表面上にゲートを形成する（第
１工程）。上記ゲートをマスクにして、上記半導体基板
の主表面に回転イオン注入法によって、第２導電型の不
純物イオンを注入し、それによって上記半導体基板の主
表面であって、かつ上記ゲートの両側に、その端部が上
記ゲートの直下にまで延びる第２導電型の第１のウェル
と第２のウェルとを形成する（第２工程）。上記ゲート
をマスクにして、上記半導体基板の主表面に第１導電型
の不純物イオンを注入し、それによって上記第１のウェ
ル内に上記一方のソース／ドレイン領域を形成し、かつ
上記第２のウェル内に上記他方のソース／ドレイン領域
を形成する（第３工程）。
１工程）。上記ゲートをマスクにして、上記半導体基板
の主表面に回転イオン注入法によって、第２導電型の不
純物イオンを注入し、それによって上記半導体基板の主
表面であって、かつ上記ゲートの両側に、その端部が上
記ゲートの直下にまで延びる第２導電型の第１のウェル
と第２のウェルとを形成する（第２工程）。上記ゲート
をマスクにして、上記半導体基板の主表面に第１導電型
の不純物イオンを注入し、それによって上記第１のウェ
ル内に上記一方のソース／ドレイン領域を形成し、かつ
上記第２のウェル内に上記他方のソース／ドレイン領域
を形成する（第３工程）。
上記第２および第３工程において注入する不純物イオ
ンのそれぞれの濃度は、上記第１および第２のウェルの
上記ゲートの直下部分が上記ソース／ドレイン領域と同
じ導電型になるように選ばれている。
ンのそれぞれの濃度は、上記第１および第２のウェルの
上記ゲートの直下部分が上記ソース／ドレイン領域と同
じ導電型になるように選ばれている。
この発明の第３の局面に従うMOS電界効果トランジス
タの製造方法の好ましい実施態様によれば、上記回転イ
オン注入法は、上記不純物イオンのビームを発生させる
工程と、上記半導体基板を上記ビームに対して直交しな
いように配置する工程と、上記半導体基板を回転させる
工程と、を含む。
タの製造方法の好ましい実施態様によれば、上記回転イ
オン注入法は、上記不純物イオンのビームを発生させる
工程と、上記半導体基板を上記ビームに対して直交しな
いように配置する工程と、上記半導体基板を回転させる
工程と、を含む。
この発明の第４の局面に従うMOS電界効果トランジス
タの製造方法は、ゲートと、一方のソース／ドレイン領
域と、他方のソース／ドレイン領域と、を有するMOS電
界効果トランジスタの製造方法に係るものである。
タの製造方法は、ゲートと、一方のソース／ドレイン領
域と、他方のソース／ドレイン領域と、を有するMOS電
界効果トランジスタの製造方法に係るものである。
まず、主表面を有する第１導電型の半導体基板を準備
する（第１工程）。上記半導体基板の主表面に、上記主
表面から離れたところで最大濃度となる不純物濃度分布
を与えるエネルギで第２導電型の不純物イオンを注入
し、それによって上記半導体基板内に第２導電型の不純
物層を形成する（第２工程）。上記半導体基板の主表面
に第１導電型の不純物イオンを注入する（第３工程）。
上記半導体基板の主表面上に上記ゲートを形成する（第
４工程）。上記ゲートをマスクにして、上記半導体基板
の主表面に回転イオン注入法によって第２導電型の不純
物イオンを注入し、それによって上記半導体基板の主表
面から上記第２導電型の不純物層内に広がり、その端部
が上記ゲートの直下にまで延びる第１のウェルと第２の
ウェルとを形成する（第５工程）。上記ゲートをマスク
にして、上記半導体基板の主表面に第１の導電型の不純
物イオンを注入し、それによって上記第１のウェル内に
上記一方のソース／ドレイン領域を形成し、かつ上記第
２のウェル内に上記他方のソース／ドレイン領域を形成
する（第６工程）。上記第２、第３および第５工程にお
いて注入する不純物イオンのそれぞれの濃度は、上記第
１および第２のウェルの上記ゲートの直下部分がソース
／ドレイン領域と同じ導電型になるように選ばれてい
る。
する（第１工程）。上記半導体基板の主表面に、上記主
表面から離れたところで最大濃度となる不純物濃度分布
を与えるエネルギで第２導電型の不純物イオンを注入
し、それによって上記半導体基板内に第２導電型の不純
物層を形成する（第２工程）。上記半導体基板の主表面
に第１導電型の不純物イオンを注入する（第３工程）。
上記半導体基板の主表面上に上記ゲートを形成する（第
４工程）。上記ゲートをマスクにして、上記半導体基板
の主表面に回転イオン注入法によって第２導電型の不純
物イオンを注入し、それによって上記半導体基板の主表
面から上記第２導電型の不純物層内に広がり、その端部
が上記ゲートの直下にまで延びる第１のウェルと第２の
ウェルとを形成する（第５工程）。上記ゲートをマスク
にして、上記半導体基板の主表面に第１の導電型の不純
物イオンを注入し、それによって上記第１のウェル内に
上記一方のソース／ドレイン領域を形成し、かつ上記第
２のウェル内に上記他方のソース／ドレイン領域を形成
する（第６工程）。上記第２、第３および第５工程にお
いて注入する不純物イオンのそれぞれの濃度は、上記第
１および第２のウェルの上記ゲートの直下部分がソース
／ドレイン領域と同じ導電型になるように選ばれてい
る。
［作用］ この発明の第１の局面に従うMOS電界効果トランジス
タによれば、パンチスルーを防止するために形成される
ウェルがソース／ドレイン領域のみを囲む程度の小さい
ウェルであるので、従来、大きいウェルを形成するため
に必要であった高温熱処理は不要となる、それゆえに、
得られたMOS電界効果トランジスタでは、熱応力に起因
する歪が残っていない。その結果、当該MOS電界効果ト
ランジスタは信頼性の高いデバイスとなる。また、第１
および第２のウェルのゲートの直下部分が、それぞれ、
ソース／ドレイン領域と同じ導電型にされているので、
しきい値電位は低くなり、ひいてはチャネル領域は反転
しやすくなる。
タによれば、パンチスルーを防止するために形成される
ウェルがソース／ドレイン領域のみを囲む程度の小さい
ウェルであるので、従来、大きいウェルを形成するため
に必要であった高温熱処理は不要となる、それゆえに、
得られたMOS電界効果トランジスタでは、熱応力に起因
する歪が残っていない。その結果、当該MOS電界効果ト
ランジスタは信頼性の高いデバイスとなる。また、第１
および第２のウェルのゲートの直下部分が、それぞれ、
ソース／ドレイン領域と同じ導電型にされているので、
しきい値電位は低くなり、ひいてはチャネル領域は反転
しやすくなる。
この発明の第２の局面に従うMOS電界効果トランジス
タは、チャネル領域の中央部分の導電型が、端部分の導
電型よりも、よりＰ型に傾いているので、チャネル領域
の中央部分で高速性が部分的に上がり、ひいては、トラ
ンジスタ全体としての高速性が上がる。また、上記１対
の端部分がＰ型にされているので、しきい値電圧Vthは
さらに低くなり、ひいてはチャネル領域はより反転しや
すくなる。その結果、高速性がより上がる。
タは、チャネル領域の中央部分の導電型が、端部分の導
電型よりも、よりＰ型に傾いているので、チャネル領域
の中央部分で高速性が部分的に上がり、ひいては、トラ
ンジスタ全体としての高速性が上がる。また、上記１対
の端部分がＰ型にされているので、しきい値電圧Vthは
さらに低くなり、ひいてはチャネル領域はより反転しや
すくなる。その結果、高速性がより上がる。
この発明の第３の局面に従うMOS電界効果トランジス
タ製造方法によれば、パンチスルーを防止するために形
成されるウェルがソース／ドレイン領域のみを囲む程度
の小さなウェルであるので、従来、大きいウェルを形成
するために必要であった高温熱処理工程が不要となる。
それゆえに、半導体基板に歪が発生するのを抑制するこ
とができる。ひいては、半導体基板の中央部と周辺部と
の間で、デバイス特性に差を生じさせない。その結果、
デバイスの歩留が向上する。また、上記第２および第３
工程において注入する不純物イオンのそれぞれの濃度
が、上記第１および第２のウェルの上記ゲートの直下部
分が上記ソース／ドレイン領域と同じ導電型になるよう
に選ばれているので、しきい値電圧Vthが低くなり、ひ
いてはチャネル領域が反転しやすくなり、その結果、高
速性が上げられた、MOSFETが得られる。
タ製造方法によれば、パンチスルーを防止するために形
成されるウェルがソース／ドレイン領域のみを囲む程度
の小さなウェルであるので、従来、大きいウェルを形成
するために必要であった高温熱処理工程が不要となる。
それゆえに、半導体基板に歪が発生するのを抑制するこ
とができる。ひいては、半導体基板の中央部と周辺部と
の間で、デバイス特性に差を生じさせない。その結果、
デバイスの歩留が向上する。また、上記第２および第３
工程において注入する不純物イオンのそれぞれの濃度
が、上記第１および第２のウェルの上記ゲートの直下部
分が上記ソース／ドレイン領域と同じ導電型になるよう
に選ばれているので、しきい値電圧Vthが低くなり、ひ
いてはチャネル領域が反転しやすくなり、その結果、高
速性が上げられた、MOSFETが得られる。
この発明の第４の局面に従うMOS電界効果トランジス
タの製造方法によれば、第１導電型の半導体基板の主表
面に、該主表面から離れた位置で最大濃度となる不純物
濃度分布を与えるエネルギで第２導電型の不純物イオン
を注入し、それによって上記半導体基板内に第２導電型
の不純物層を形成する。したがって、半導体基板の主表
面には、しきい値設定用の不純物となる第１導電型の不
純物が残っている。このため、しきい値設定用の不純物
イオンを注入する工程が不要となり、工程が簡略化され
る。また、上記第２、第３および第５工程において注入
する不純物イオンのそれぞれの濃度は、上記第１および
第２のウェルの上記ゲートの直下部分が上記ソース／ド
レイン領域と同じ導電型になるように選ばれているの
で、しきい値電圧Vthが低くなり、ひいてはチャネル領
域が反転しやすくなり、その結果高速性が上がったMOSF
ETが得られる。
タの製造方法によれば、第１導電型の半導体基板の主表
面に、該主表面から離れた位置で最大濃度となる不純物
濃度分布を与えるエネルギで第２導電型の不純物イオン
を注入し、それによって上記半導体基板内に第２導電型
の不純物層を形成する。したがって、半導体基板の主表
面には、しきい値設定用の不純物となる第１導電型の不
純物が残っている。このため、しきい値設定用の不純物
イオンを注入する工程が不要となり、工程が簡略化され
る。また、上記第２、第３および第５工程において注入
する不純物イオンのそれぞれの濃度は、上記第１および
第２のウェルの上記ゲートの直下部分が上記ソース／ド
レイン領域と同じ導電型になるように選ばれているの
で、しきい値電圧Vthが低くなり、ひいてはチャネル領
域が反転しやすくなり、その結果高速性が上がったMOSF
ETが得られる。
［実施例］ 以下、この発明の実施例を図について説明する。
第1A図は、この発明の一実施例に係る埋め込みチャネ
ル型のMOS電界効果トランジスタの断面図であり、第２
図はその平面図である。第1B図は、半導体基板の主表面
に存在するイオン数の分布を、チャネルの長さ方向の距
離に対してプロットした図である。第1C図は、半導体基
板の主表面のポテンシャルの分布を、チャネルの長さ方
向の距離に対してプロットした図である。イオン数（N,
P）の定義については、上述したとおりである。これら
の図を参照して、P-型の半導体基板１の上には、ゲート
酸化膜14を介して、ゲート２が設けられている。ゲート
２には、Ｎ型の不純物イオンが導入されている。半導体
基板１の主表面であって、かつゲート２の両側には、Ｎ
型の不純物領域である第１のウェル17と第２のウェル18
が形成されている。第１のウェル17はゲート２と上下に
重なる部分17aを有しており、第２のウェル18はゲート
２と上下に重なる部分18aを有している。
ル型のMOS電界効果トランジスタの断面図であり、第２
図はその平面図である。第1B図は、半導体基板の主表面
に存在するイオン数の分布を、チャネルの長さ方向の距
離に対してプロットした図である。第1C図は、半導体基
板の主表面のポテンシャルの分布を、チャネルの長さ方
向の距離に対してプロットした図である。イオン数（N,
P）の定義については、上述したとおりである。これら
の図を参照して、P-型の半導体基板１の上には、ゲート
酸化膜14を介して、ゲート２が設けられている。ゲート
２には、Ｎ型の不純物イオンが導入されている。半導体
基板１の主表面であって、かつゲート２の両側には、Ｎ
型の不純物領域である第１のウェル17と第２のウェル18
が形成されている。第１のウェル17はゲート２と上下に
重なる部分17aを有しており、第２のウェル18はゲート
２と上下に重なる部分18aを有している。
半導体基板１の主表面であって、かつ第１のウェル17
内には、Ｐ型の不純物拡散層であるソース領域３が形成
されている。半導体基板１の主表面であって、かつ第２
のウェル18内には、Ｐ型の不純物拡散層であるドレイン
領域４が形成されている。半導体基板１内であって、か
つ第１のウェル17および第２のウェル18の下には、Ｎ型
の不純物拡散層19が形成されている。ゲート２の直下部
分であって、すなわち第１のウェル17と第２のウェル18
との間に位置する領域20には、P-型の不純物イオンが導
入されている。なお、半導体基板１の主表面に設けられ
たフィールド酸化膜10は、素子領域11を他の素子領域か
ら分離するためのものである。
内には、Ｐ型の不純物拡散層であるソース領域３が形成
されている。半導体基板１の主表面であって、かつ第２
のウェル18内には、Ｐ型の不純物拡散層であるドレイン
領域４が形成されている。半導体基板１内であって、か
つ第１のウェル17および第２のウェル18の下には、Ｎ型
の不純物拡散層19が形成されている。ゲート２の直下部
分であって、すなわち第１のウェル17と第２のウェル18
との間に位置する領域20には、P-型の不純物イオンが導
入されている。なお、半導体基板１の主表面に設けられ
たフィールド酸化膜10は、素子領域11を他の素子領域か
ら分離するためのものである。
次に、動作について説明する。
第1A図および第1B図を参照して、冶金学的には、重な
り部分17a,18aはN-型不純物領域であり、第１のウェル1
7と第２のウェル18との間に位置する領域20はP-型不純
物領域である。しかしながら、ゲート２にはＮ型不純物
イオンが注入されており、このゲートの電界の影響を受
けて、第1C図を参照して、重なり部分17a,18aはＮ型の
ポテンシャルとなり、領域20はＮ型にわずかに偏った領
域となっている。すなわち、第1A図および第1C図を参照
して、Ｎ型のゲート２を半導体基板１の上に載せること
によって、ソース領域３とドレイン領域４は電気的に分
離される。ゲート２に電圧を加えると、チャネル領域
（17a,20,18a）のポテンシャルはＰ型に反転し、そして
ソース３とドレイン４が導通する。
り部分17a,18aはN-型不純物領域であり、第１のウェル1
7と第２のウェル18との間に位置する領域20はP-型不純
物領域である。しかしながら、ゲート２にはＮ型不純物
イオンが注入されており、このゲートの電界の影響を受
けて、第1C図を参照して、重なり部分17a,18aはＮ型の
ポテンシャルとなり、領域20はＮ型にわずかに偏った領
域となっている。すなわち、第1A図および第1C図を参照
して、Ｎ型のゲート２を半導体基板１の上に載せること
によって、ソース領域３とドレイン領域４は電気的に分
離される。ゲート２に電圧を加えると、チャネル領域
（17a,20,18a）のポテンシャルはＰ型に反転し、そして
ソース３とドレイン４が導通する。
上述のように構成されるMOSFETにおいて、ソース３お
よびドレイン４がそれぞれ第１のウェル17および第２の
ウェル18内に形成されているので、ドレイン４付近の空
乏層がソース領域３にまで広がるということはなくな
り、パンチスルーは効果的に防止される。そして、パン
チスルーを防止するために形成される第１のウェル17お
よび第２のウェル18が、ソース／ドレイン領域3,4のみ
を囲み程度の小さいウェルであるので、従来、大きいウ
ェルを形成するために必要であった高温熱処理は不要と
なる。それゆえに、得られたMOSFETには熱応力に起因す
る歪が残っていない。その結果、当該MOSFETは信頼性の
高いデバイスとなる。また、チャネル領域の中央部分
（20）に、Ｐ型の不純物イオンが導入されているので、
チャネル領域の中央部分（20）で部分的に高速性が上が
り、ひいては全体のしきい値電圧VTHを低くでき、トラ
ンジスタの遅延時間を早くできる。また、半導体基板１
中にＮ型の不純物拡散層19が存在するため、ソース領域
３とドレイン領域４が導通しても、ゲートの直下部分の
領域20からＰ型の半導体基板１の底部へ向かって電流が
逃げることはない。
よびドレイン４がそれぞれ第１のウェル17および第２の
ウェル18内に形成されているので、ドレイン４付近の空
乏層がソース領域３にまで広がるということはなくな
り、パンチスルーは効果的に防止される。そして、パン
チスルーを防止するために形成される第１のウェル17お
よび第２のウェル18が、ソース／ドレイン領域3,4のみ
を囲み程度の小さいウェルであるので、従来、大きいウ
ェルを形成するために必要であった高温熱処理は不要と
なる。それゆえに、得られたMOSFETには熱応力に起因す
る歪が残っていない。その結果、当該MOSFETは信頼性の
高いデバイスとなる。また、チャネル領域の中央部分
（20）に、Ｐ型の不純物イオンが導入されているので、
チャネル領域の中央部分（20）で部分的に高速性が上が
り、ひいては全体のしきい値電圧VTHを低くでき、トラ
ンジスタの遅延時間を早くできる。また、半導体基板１
中にＮ型の不純物拡散層19が存在するため、ソース領域
３とドレイン領域４が導通しても、ゲートの直下部分の
領域20からＰ型の半導体基板１の底部へ向かって電流が
逃げることはない。
次に、第1A図に示すMOSFETの製造方法を、第3A図〜第
3D図を参照しながら説明する。
3D図を参照しながら説明する。
第3A図を参照して、P-型の半導体基板１（ボロン,1×
1015cm-3）の表面に、Ｎ型の不純物イオン12（燐）を40
0〜500KeVのエネルギで注入する。その後、900℃以下の
温度で30〜60分間、熱処理を行なう。すると、第3A図お
よび第4A図を参照して、半導体基板１の主表面から離れ
た位置で最大濃度となる不純物濃度分布を有するＮ型の
不純物層19（燐,1×1017cm-3）が半導体基板１内に形成
される。この場合、半導体基板１の主表面に、半導体基
板１と同じ不純物濃度（ボロン,1×1015cm-3）を有する
Ｐ型の不純物層21が残される。
1015cm-3）の表面に、Ｎ型の不純物イオン12（燐）を40
0〜500KeVのエネルギで注入する。その後、900℃以下の
温度で30〜60分間、熱処理を行なう。すると、第3A図お
よび第4A図を参照して、半導体基板１の主表面から離れ
た位置で最大濃度となる不純物濃度分布を有するＮ型の
不純物層19（燐,1×1017cm-3）が半導体基板１内に形成
される。この場合、半導体基板１の主表面に、半導体基
板１と同じ不純物濃度（ボロン,1×1015cm-3）を有する
Ｐ型の不純物層21が残される。
次に、第3B図を参照して、半導体基板１の上にゲート
酸化膜14を形成する。その後、ホスフィンとシランガス
を用いるCVD法により、ゲート酸化膜14の上にＮ型ポリ
シリコン層を堆積する。引き続き、このＮ型ポリシリコ
ン層を所定の形状にパターニングすることによって、ゲ
ート２を形成する。次に、ゲート２をマスクにして、斜
め回転イオン注入法により、半導体基板１の主表面にＮ
型不純物イオン22（燐）を注入する。注入エネルギは、
120〜180KeVである。これによって、半導体基板１の主
表面からＮ型不純物層19内に拡がるＮ型（燐,1×1017cm
-3）の小さい第１のウェル17と第２のウェル18が形成さ
れる。
酸化膜14を形成する。その後、ホスフィンとシランガス
を用いるCVD法により、ゲート酸化膜14の上にＮ型ポリ
シリコン層を堆積する。引き続き、このＮ型ポリシリコ
ン層を所定の形状にパターニングすることによって、ゲ
ート２を形成する。次に、ゲート２をマスクにして、斜
め回転イオン注入法により、半導体基板１の主表面にＮ
型不純物イオン22（燐）を注入する。注入エネルギは、
120〜180KeVである。これによって、半導体基板１の主
表面からＮ型不純物層19内に拡がるＮ型（燐,1×1017cm
-3）の小さい第１のウェル17と第２のウェル18が形成さ
れる。
斜め回転イオン注入は、第５図に示す方法によって行
なわれる。すなわち、半導体基板１を不純物イオンのビ
ーム23に対して直交しないように配置する。それから半
導体基板１を回転させながら、不純物イオンのビーム23
を半導体基板１の表面に向けて照射する。傾斜角度θ
は、15〜60度の範囲が好ましい。
なわれる。すなわち、半導体基板１を不純物イオンのビ
ーム23に対して直交しないように配置する。それから半
導体基板１を回転させながら、不純物イオンのビーム23
を半導体基板１の表面に向けて照射する。傾斜角度θ
は、15〜60度の範囲が好ましい。
次に、第3C図を参照して、ゲート２を含む半導体基板
１の表面全面に酸化膜を堆積する。その後、この酸化膜
を異方性エッチングによりエッチバックすることによっ
て、ゲート２の側壁にサイドウォールスペーサ24を形成
する。
１の表面全面に酸化膜を堆積する。その後、この酸化膜
を異方性エッチングによりエッチバックすることによっ
て、ゲート２の側壁にサイドウォールスペーサ24を形成
する。
次に、第3D図を参照して、半導体基板１の表面全面に
Ｐ型不純物イオン25（ボロン）を注入し、それによって
第１のウェル17内にＰ型のソース電極３（ボロン,1×10
20cm-3）を形成し、かつ第２のウェル18内にＰ型のドレ
イン領域４（ボロン,1×1020cm-3）を形成する。
Ｐ型不純物イオン25（ボロン）を注入し、それによって
第１のウェル17内にＰ型のソース電極３（ボロン,1×10
20cm-3）を形成し、かつ第２のウェル18内にＰ型のドレ
イン領域４（ボロン,1×1020cm-3）を形成する。
次に、図示しないが、半導体基板１の表面全面に層間
絶縁膜を形成し、次に、この層間絶縁膜にコンタクトホ
ールを設け、その後アルミニウム配線を形成すると、MO
SFETが形成される。
絶縁膜を形成し、次に、この層間絶縁膜にコンタクトホ
ールを設け、その後アルミニウム配線を形成すると、MO
SFETが形成される。
この方法によれば、第１のウェル17および第２のウェ
ル18がそれぞれソース領域３およびドレイン領域４を収
容する程度の小さなウェルであるので、従来、大きいウ
ェルを形成するために必要であった高温熱処理工程が不
要となる。それにより、半導体基板１に歪が発生するの
を抑制することができ、ひいては、半導体基板１の中央
部と周辺部との間で、デバイス特性に差を生じさせな
い。その結果、デバイスの歩留が向上する。また、この
方法によれば、半導体に歪が発生しないので、ウェハの
口径の大型化を図ることができる。
ル18がそれぞれソース領域３およびドレイン領域４を収
容する程度の小さなウェルであるので、従来、大きいウ
ェルを形成するために必要であった高温熱処理工程が不
要となる。それにより、半導体基板１に歪が発生するの
を抑制することができ、ひいては、半導体基板１の中央
部と周辺部との間で、デバイス特性に差を生じさせな
い。その結果、デバイスの歩留が向上する。また、この
方法によれば、半導体に歪が発生しないので、ウェハの
口径の大型化を図ることができる。
第6A図〜第6D図は、第1A図に示すMOSFETの他の製造工
程を示すものであり、断面図で表わされている。
程を示すものであり、断面図で表わされている。
第6A図を参照して、P-型の半導体基板１（ボロン,1×
1015cm-3）の表面に、Ｎ型の不純物イオン12（燐）を40
0〜500KeVのエネルギで注入する。その後、900℃以下の
温度で、30〜60分間、熱処理を行なう。すると、第6A図
および第4A図を参照して、半導体基板１の主表面から離
れた位置で最大濃度となる不純物濃度分布を有するＮ型
不純物層19（燐,1×1017cm-3）が半導体基板１内に形成
される。この時、半導体基板１の主表面に、半導体基板
１と同じ不純物濃度（ボロン,1×1015cm-3）を有する、
Ｐ型の不純物層21が残される。
1015cm-3）の表面に、Ｎ型の不純物イオン12（燐）を40
0〜500KeVのエネルギで注入する。その後、900℃以下の
温度で、30〜60分間、熱処理を行なう。すると、第6A図
および第4A図を参照して、半導体基板１の主表面から離
れた位置で最大濃度となる不純物濃度分布を有するＮ型
不純物層19（燐,1×1017cm-3）が半導体基板１内に形成
される。この時、半導体基板１の主表面に、半導体基板
１と同じ不純物濃度（ボロン,1×1015cm-3）を有する、
Ｐ型の不純物層21が残される。
次に、第6B図を参照して、半導体基板１の上にゲート
酸化膜14を形成する。その後、ホスフィンとシランガス
を用いるCVD法により、ゲート酸化膜14の上に、Ｎ型ポ
リシリコン層を堆積する。引き続いて、このＮ型ポリシ
リコン層を所定の形状にパターニングすることによっ
て、ゲート２を形成する。次にゲート２を含む半導体基
板１の表面全面に酸化膜を堆積する。その後、この酸化
膜を異方性エッチングによりエッチバックすることによ
って、ゲート２の側壁にサイドウォールスペーサ24を形
成する。次に、第6C図を参照して、ゲート２およびサイ
ドウォールスペーサ24をマスクにして、斜め回転イオン
注入法により、半導体基板１の主表面にＮ型不純物イオ
ン22（燐）を注入する。注入エネルギは、第3B図に示す
工程において用いられた注入エネルギよりも大きくする
必要がある。これによって、半導体基板１の主表面から
Ｎ型不純物層19内に広がるＮ型（燐,1×1017cm-3）の小
さな第１のウェル17と第２のウェル18が形成される。サ
イドウォールスペーサ24を形成した後、ウェル形成用の
不純物イオンを注入するので、第１のウェル17および第
２のウェル18を深く形成できる。
酸化膜14を形成する。その後、ホスフィンとシランガス
を用いるCVD法により、ゲート酸化膜14の上に、Ｎ型ポ
リシリコン層を堆積する。引き続いて、このＮ型ポリシ
リコン層を所定の形状にパターニングすることによっ
て、ゲート２を形成する。次にゲート２を含む半導体基
板１の表面全面に酸化膜を堆積する。その後、この酸化
膜を異方性エッチングによりエッチバックすることによ
って、ゲート２の側壁にサイドウォールスペーサ24を形
成する。次に、第6C図を参照して、ゲート２およびサイ
ドウォールスペーサ24をマスクにして、斜め回転イオン
注入法により、半導体基板１の主表面にＮ型不純物イオ
ン22（燐）を注入する。注入エネルギは、第3B図に示す
工程において用いられた注入エネルギよりも大きくする
必要がある。これによって、半導体基板１の主表面から
Ｎ型不純物層19内に広がるＮ型（燐,1×1017cm-3）の小
さな第１のウェル17と第２のウェル18が形成される。サ
イドウォールスペーサ24を形成した後、ウェル形成用の
不純物イオンを注入するので、第１のウェル17および第
２のウェル18を深く形成できる。
次に、第6D図を参照して、半導体基板１の表面全面に
Ｐ型不純物イオン25（たとえばボロン）を注入し、それ
によって、第１のウェル17内にＰ型のソース領域３（ボ
ロン,1×1020cm-3）を形成し、かつ第２のウェル18内に
Ｐ型のドレイン領域４（ボロン,1×1020cm-3）を形成す
る。
Ｐ型不純物イオン25（たとえばボロン）を注入し、それ
によって、第１のウェル17内にＰ型のソース領域３（ボ
ロン,1×1020cm-3）を形成し、かつ第２のウェル18内に
Ｐ型のドレイン領域４（ボロン,1×1020cm-3）を形成す
る。
次に図示しないが、半導体基板１の表面全面に層間絶
縁膜を形成し、次に、この層間絶縁膜にコンタクトホー
ルを設け、その後アルミニウム配線を形成すると、MOSF
ETが得られる。
縁膜を形成し、次に、この層間絶縁膜にコンタクトホー
ルを設け、その後アルミニウム配線を形成すると、MOSF
ETが得られる。
第７図は、この発明の他の実施例に係るLDD（Lightly
Doped Drain Source）構造のMOSFETとの断面図であ
る。
Doped Drain Source）構造のMOSFETとの断面図であ
る。
第７図に示す実施例は、以下の点を除いて、第1A図に
示す実施例と同じであるので、同一または相当する部分
には、同一の参照番号を付し、その説明を繰り返さな
い。
示す実施例と同じであるので、同一または相当する部分
には、同一の参照番号を付し、その説明を繰り返さな
い。
第７図に示すMOSFETが第1A図に示すMOSFETと異なる点
は、小さな第１のウェル17内において、ソース領域３に
P-不純物層26が隣接して形成されており、かつ小さな第
２のウェル18内において、ドレイン領域４にP-不純物層
27が隣接して形成されている点である。P-不純物層26,2
7は、1018cm-3のオーダーのP-濃度である。MOSFETの構
造をLDD型にすることによって、ホットエレクトロン耐
性が強くなるという効果を奏する。
は、小さな第１のウェル17内において、ソース領域３に
P-不純物層26が隣接して形成されており、かつ小さな第
２のウェル18内において、ドレイン領域４にP-不純物層
27が隣接して形成されている点である。P-不純物層26,2
7は、1018cm-3のオーダーのP-濃度である。MOSFETの構
造をLDD型にすることによって、ホットエレクトロン耐
性が強くなるという効果を奏する。
次に、第７図に示すLDD型MOSFETの製造方法を、第8A
図〜第8E図を参照しながら説明する。
図〜第8E図を参照しながら説明する。
第8A図を参照して、Ｐ型の半導体基板１（ボロン,1×
1015cm-3）の表面に、Ｎ型の不純物イオン12（燐）を40
0〜500KeVのエネルギで注入する。その後、900℃以下の
温度で、30〜60分間、熱処理を行なう。すると、第8A図
および第4A図を参照して、半導体基板１の主表面から離
れた位置で最大濃度となる不純物濃度分布を有するＮ型
の不純物層19（燐,1×1017cm-3）が半導体基板１内に形
成される。この場合、半導体基板１の主表面に、半導体
基板１と同じ不純物濃度（ボロン,1×1015cm-3）を有す
るＰ型の不純物層21が残される。次に、第8B図を参照し
て、半導体基板１の上にゲート酸化膜14を形成する。そ
の後、ホスフィンとシランガスを用いてCVD法により、
ゲート酸化膜14の上に、Ｎ型ポリシイコン層を堆積す
る。引き続き、このＮ型ポリシリコン層を所定の形状に
パターニングすることによって、ゲート２を形成する。
次に、ゲート２をマスクにして、P-濃度の不純物イオン
（ボロン）を半導体基板１の表面に注入する。これによ
って、半導体基板１の主表面に、P-不純物層26,27（ボ
ロン,1×1018cm-3）を形成する。
1015cm-3）の表面に、Ｎ型の不純物イオン12（燐）を40
0〜500KeVのエネルギで注入する。その後、900℃以下の
温度で、30〜60分間、熱処理を行なう。すると、第8A図
および第4A図を参照して、半導体基板１の主表面から離
れた位置で最大濃度となる不純物濃度分布を有するＮ型
の不純物層19（燐,1×1017cm-3）が半導体基板１内に形
成される。この場合、半導体基板１の主表面に、半導体
基板１と同じ不純物濃度（ボロン,1×1015cm-3）を有す
るＰ型の不純物層21が残される。次に、第8B図を参照し
て、半導体基板１の上にゲート酸化膜14を形成する。そ
の後、ホスフィンとシランガスを用いてCVD法により、
ゲート酸化膜14の上に、Ｎ型ポリシイコン層を堆積す
る。引き続き、このＮ型ポリシリコン層を所定の形状に
パターニングすることによって、ゲート２を形成する。
次に、ゲート２をマスクにして、P-濃度の不純物イオン
（ボロン）を半導体基板１の表面に注入する。これによ
って、半導体基板１の主表面に、P-不純物層26,27（ボ
ロン,1×1018cm-3）を形成する。
次に、第8C図を参照して、ゲート２をマスクにして、
斜め回転イオン注入法により、半導体基板１の主表面に
Ｎ型不純物イオン22（燐）を注入する。注入エネルギは
120〜180KeVである。これによって、半導体基板１の主
表面からＮ型不純物層19内に広がる、Ｎ型（燐,1×1017
cm-3）の小さな第１のウェル17と、第２のウェル18が形
成される。
斜め回転イオン注入法により、半導体基板１の主表面に
Ｎ型不純物イオン22（燐）を注入する。注入エネルギは
120〜180KeVである。これによって、半導体基板１の主
表面からＮ型不純物層19内に広がる、Ｎ型（燐,1×1017
cm-3）の小さな第１のウェル17と、第２のウェル18が形
成される。
次に、第8D図を参照して、ゲート２を含む半導体基板
１の表面全面に酸化膜を堆積する。その後、この酸化膜
を異方性エッチングによりエッチバックすることによっ
て、ゲート２の側壁にサイドウォールスペーサ24を形成
する。
１の表面全面に酸化膜を堆積する。その後、この酸化膜
を異方性エッチングによりエッチバックすることによっ
て、ゲート２の側壁にサイドウォールスペーサ24を形成
する。
次に、第8E図を参照して、ゲート２およびサイドウォ
ールスペーサ24をマスクにして、半導体基板１の表面全
面にＰ型不純物イオン25を注入する。これによって、台
１のウェル17内にP-不純物層26に隣接するソース領域３
（ボロン,1×1020cm-3）が形成され、かつ第２のウェル
18内にP-不純物層27に隣接するドレイン領域４（ボロン
１×1020cm-3）が形成される。
ールスペーサ24をマスクにして、半導体基板１の表面全
面にＰ型不純物イオン25を注入する。これによって、台
１のウェル17内にP-不純物層26に隣接するソース領域３
（ボロン,1×1020cm-3）が形成され、かつ第２のウェル
18内にP-不純物層27に隣接するドレイン領域４（ボロン
１×1020cm-3）が形成される。
次に、図示しないが、半導体基板１の表面全面に層間
絶縁膜を形成し、次に、この層間絶縁膜にコンタクトホ
ールを設け、その後アルミニウム配線を形成すると、第
７図に示すMOSFETが得られる。
絶縁膜を形成し、次に、この層間絶縁膜にコンタクトホ
ールを設け、その後アルミニウム配線を形成すると、第
７図に示すMOSFETが得られる。
なお、上記実施例では、第1A図を参照して、Ｐ型の半
導体基板１にＮ型不純物層19を設け、さらにＮ型のウェ
ル17,18を形成した場合を例示したが、この発明はこれ
らに限られるものでなく、Ｎ型の半導体基板を用いても
よい。この場合、Ｎ型不純物層19を形成する必要はな
い。
導体基板１にＮ型不純物層19を設け、さらにＮ型のウェ
ル17,18を形成した場合を例示したが、この発明はこれ
らに限られるものでなく、Ｎ型の半導体基板を用いても
よい。この場合、Ｎ型不純物層19を形成する必要はな
い。
第9A図は、この発明のさらに他の実施例に係る埋め込
みチャネル型MOSFETの断面図であり、第9B図は、イオン
数の分布を、チャネルの長さ方向の距離に対してプロッ
トした図であり、第9C図は、ポテンシャル分布をチャネ
ルの長さ方向の距離に対してプロットした図である。
みチャネル型MOSFETの断面図であり、第9B図は、イオン
数の分布を、チャネルの長さ方向の距離に対してプロッ
トした図であり、第9C図は、ポテンシャル分布をチャネ
ルの長さ方向の距離に対してプロットした図である。
第1A図に示す実施例では、第1C図を参照して、チャネ
ル領域（特に領域17a,18aの部分）のポテンシャルが大
きくＮ型に傾いているため、しきい値電圧VTHが高く、
高速性を得ることができなかった。第9A図〜第9C図に示
すMOSFETは、しきい値電圧VTHを低くできるように改良
されたものである。
ル領域（特に領域17a,18aの部分）のポテンシャルが大
きくＮ型に傾いているため、しきい値電圧VTHが高く、
高速性を得ることができなかった。第9A図〜第9C図に示
すMOSFETは、しきい値電圧VTHを低くできるように改良
されたものである。
第9A図に示す実施例は、以下の点を除いて、第1A図に
示す実施例と同様であり、相当する部分には同一の参照
番号を付し、その説明を省略する。
示す実施例と同様であり、相当する部分には同一の参照
番号を付し、その説明を省略する。
第9A図および第9B図を参照して、チャネル領域の中央
部分（20）はＰ型であり、この中央部分（20）を両側か
ら挾むように形成された１対の端部分（17a,18a）はP-
型である。N,Pの定義については、上述したとおりであ
る。なお、図中、一点鎖線で示した曲線は、比較のため
に書かれたものであり、第1B図に示された曲線である。
このように構成すると、第9C図を参照して、チャネル領
域のＮ型ポテンシャルは小さくなる（一点鎖線で示す曲
線は、比較のために書かれたものであり、第1C図に示さ
れる距線である。）。その結果、しきい値電圧VTHは低
くなり、ひいてはチャネル領域は反転しやすくなる。ひ
いては高速性が上がる。
部分（20）はＰ型であり、この中央部分（20）を両側か
ら挾むように形成された１対の端部分（17a,18a）はP-
型である。N,Pの定義については、上述したとおりであ
る。なお、図中、一点鎖線で示した曲線は、比較のため
に書かれたものであり、第1B図に示された曲線である。
このように構成すると、第9C図を参照して、チャネル領
域のＮ型ポテンシャルは小さくなる（一点鎖線で示す曲
線は、比較のために書かれたものであり、第1C図に示さ
れる距線である。）。その結果、しきい値電圧VTHは低
くなり、ひいてはチャネル領域は反転しやすくなる。ひ
いては高速性が上がる。
次に、第9A図に示すMOSFETの製造方法を、第10A図〜
第10E図を参照しながら説明する。
第10E図を参照しながら説明する。
第10A図を参照して、半導体基板１の主表面にＮ型の
不純物イオン12（燐）を400〜500KeVのエネルギで注入
する。その後、900℃以下の温度で30〜60分間、熱処理
を行なう。
不純物イオン12（燐）を400〜500KeVのエネルギで注入
する。その後、900℃以下の温度で30〜60分間、熱処理
を行なう。
次に、第10B図を参照して、半導体基板１（ボロン,1
×1015cm-3）の主表面に、Ｐ型の不純物イオン（ボロ
ン）を注入し、Ｐ型不純物層30（ボロン,1×1016cm-3）
を形成する。ボロンの濃度は、１×1016cm-3を例示した
が、１×1016〜１×1017cm-3の範囲が好ましい。
×1015cm-3）の主表面に、Ｐ型の不純物イオン（ボロ
ン）を注入し、Ｐ型不純物層30（ボロン,1×1016cm-3）
を形成する。ボロンの濃度は、１×1016cm-3を例示した
が、１×1016〜１×1017cm-3の範囲が好ましい。
すると、第10B図および第4B図を参照して、半導体基
板１の主表面から離れた位置で最大濃度となる不純物濃
度分布を有するＮ型の不純物層19（燐,1×1017cm-3）が
半導体基板１内に形成される。
板１の主表面から離れた位置で最大濃度となる不純物濃
度分布を有するＮ型の不純物層19（燐,1×1017cm-3）が
半導体基板１内に形成される。
次に、第10C図を参照して、半導体基板１の上にゲー
ト酸化膜14を形成する。その後、ホスフィンとシランガ
スを用いるCVD法により、ゲート酸化膜14の上にＮ型ポ
リシリコン層を堆積する（図示せず）。引き続き、この
Ｎ型ポリシリコン層を所定の形状にパターニングするこ
とによって、ゲート２を形成する。次に、ゲート２をマ
スクにして、斜め回転イオン注入法により、半導体基板
１の主表面にＮ型不純物イオン22（燐）を注入する。注
入エネルギは、120〜180KeVである。これによって、半
導体基板１の主表面からＮ型不純物層19内に拡がる、Ｎ
型（燐,1×1017cm-3）の、小さい第１のウェル17と第２
のウェル18が形成される。斜め回転イオン注入は、第５
図に示す方法によって行なわれる。次に、第10D図を参
照して、ゲート２を含む半導体基板１の表面全面に酸化
膜を堆積する（図示せず）。その後、この酸化膜を異方
性エッチングによりエッチバックすることによって、ゲ
ート２の側壁にサイドウォールスペーサ24を形成する。
次に、第10E図を参照して、半導体基板１の表面全面に
Ｐ型不純物イオン25（ボロン，）を注入し、それによっ
て第１のウェル17内にＰ型のソース領域３（ボロン,1×
1020cm-3）を形成し、かつ第２のウェル18内にＰ型のド
レイン領域４（ボロン,1×1020cm-3）を形成する。
ト酸化膜14を形成する。その後、ホスフィンとシランガ
スを用いるCVD法により、ゲート酸化膜14の上にＮ型ポ
リシリコン層を堆積する（図示せず）。引き続き、この
Ｎ型ポリシリコン層を所定の形状にパターニングするこ
とによって、ゲート２を形成する。次に、ゲート２をマ
スクにして、斜め回転イオン注入法により、半導体基板
１の主表面にＮ型不純物イオン22（燐）を注入する。注
入エネルギは、120〜180KeVである。これによって、半
導体基板１の主表面からＮ型不純物層19内に拡がる、Ｎ
型（燐,1×1017cm-3）の、小さい第１のウェル17と第２
のウェル18が形成される。斜め回転イオン注入は、第５
図に示す方法によって行なわれる。次に、第10D図を参
照して、ゲート２を含む半導体基板１の表面全面に酸化
膜を堆積する（図示せず）。その後、この酸化膜を異方
性エッチングによりエッチバックすることによって、ゲ
ート２の側壁にサイドウォールスペーサ24を形成する。
次に、第10E図を参照して、半導体基板１の表面全面に
Ｐ型不純物イオン25（ボロン，）を注入し、それによっ
て第１のウェル17内にＰ型のソース領域３（ボロン,1×
1020cm-3）を形成し、かつ第２のウェル18内にＰ型のド
レイン領域４（ボロン,1×1020cm-3）を形成する。
次に、図示しないが、半導体基板１の表面全面に層間
絶縁膜を形成し、次に、この層間絶縁膜にコンタクトホ
ールを設け、その後アルミニウム配線を形成すると、MO
SFETが形成される。
絶縁膜を形成し、次に、この層間絶縁膜にコンタクトホ
ールを設け、その後アルミニウム配線を形成すると、MO
SFETが形成される。
［発明の効果］ 以上説明したとおり、この発明の第１の局面に従うMO
SFETによれば、パンチスルーを防止するために形成され
るウェルがソース／ドレイン領域のみを収容する程度の
小さいウェルであるので、従来大きいウェルを形成する
ために必要であった高熱処理は不要となる。それゆえ
に、得られたMOSFETには熱応力に起因する歪が残ってい
ない。その結果、当該MOSFETは信頼性の高いデバイスと
なる。また、しきい値電圧Vthが低く、高速性を有する
デバイスとなる。
SFETによれば、パンチスルーを防止するために形成され
るウェルがソース／ドレイン領域のみを収容する程度の
小さいウェルであるので、従来大きいウェルを形成する
ために必要であった高熱処理は不要となる。それゆえ
に、得られたMOSFETには熱応力に起因する歪が残ってい
ない。その結果、当該MOSFETは信頼性の高いデバイスと
なる。また、しきい値電圧Vthが低く、高速性を有する
デバイスとなる。
この発明の第２の局面に従うMOSFETによれば、チャネ
ル領域の中央部分の導電型が、端部分の導電型よりも、
よりＰ型に傾いているので、チャネル領域の中央部分で
高速性が部分的に上がり、ひいては、トランジスタ全体
としての高速性が上がる。また、１対の端部分はＰ型に
されているので、しきい値電圧Vthは低くなり、より、
高速性が上がる。
ル領域の中央部分の導電型が、端部分の導電型よりも、
よりＰ型に傾いているので、チャネル領域の中央部分で
高速性が部分的に上がり、ひいては、トランジスタ全体
としての高速性が上がる。また、１対の端部分はＰ型に
されているので、しきい値電圧Vthは低くなり、より、
高速性が上がる。
この発明の第３の局面に従うMOSFETの製造方法によれ
ば、パンチスルーを防止するために形成されるウェルが
ソース／ドレイン領域のみを収容する程度の小さなウェ
ルであるので、従来、大きいウェルを形成するために必
要であった高温熱処理工程が不要となる。それゆえに、
半導体基板に歪が発生するのを抑制することができ、ひ
いては半導体基板の中央部と周辺部との間で、デバイス
特性に差を生じさせない。その結果、デバイスの歩留が
向上する。また、しきい値電圧Vthが低くなり、ひいて
は、チャネル領域がより反転しやすくなるMOSFETが得ら
れる。
ば、パンチスルーを防止するために形成されるウェルが
ソース／ドレイン領域のみを収容する程度の小さなウェ
ルであるので、従来、大きいウェルを形成するために必
要であった高温熱処理工程が不要となる。それゆえに、
半導体基板に歪が発生するのを抑制することができ、ひ
いては半導体基板の中央部と周辺部との間で、デバイス
特性に差を生じさせない。その結果、デバイスの歩留が
向上する。また、しきい値電圧Vthが低くなり、ひいて
は、チャネル領域がより反転しやすくなるMOSFETが得ら
れる。
この発明の第４の局面に従うMOSFETの製造方法によれ
ば、半導体基板の主表面に、上記主表面から離れた位置
で最大濃度となる不純物濃度分布を与えるエネルギで、
第２導電型の不純物イオンを注入し、それによって上記
半導体基板内に第２導電型の不純物層を形成する。した
がって、半導体基板の主表面には、第１導電型の不純物
が残っている。そのため、しきい値設定用の不純物イオ
ンを注入する工程が不要となり、ひいては工程が簡略化
される。また、しきい値電圧が低く、高速性を有するMO
SFETが得られる。
ば、半導体基板の主表面に、上記主表面から離れた位置
で最大濃度となる不純物濃度分布を与えるエネルギで、
第２導電型の不純物イオンを注入し、それによって上記
半導体基板内に第２導電型の不純物層を形成する。した
がって、半導体基板の主表面には、第１導電型の不純物
が残っている。そのため、しきい値設定用の不純物イオ
ンを注入する工程が不要となり、ひいては工程が簡略化
される。また、しきい値電圧が低く、高速性を有するMO
SFETが得られる。
第1A図は、この発明の参考例に係るMOS電界効果トラン
ジスタの断面図である。第1B図は、イオン数の分布を、
チャネルの長さ方向の距離に対してプロットした図であ
る。第1C図は、ポテンシャル分布を、チャネルの長さ方
向の距離に対してプロットした図である。 第２図は、第1A図に示すMOS電界効果トランジスタの平
面図である。 第3A図〜第3D図は、第1A図に示すMOS電界効果トランジ
スタの製造工程を示したものであり、断面図で表わされ
ている。 第4A図は、第3A図に示すイオン注入を行なったときに得
られる、不純物濃度分布の様子を示す図である。第4B図
は第10B図に示すイオン注入を行なったときに得られ
る、不純物濃度分布の様子を示す図である。 第５図は、回転イオン注入の方法を示す模式図である。 第6A図〜第6D図は、第1A図に示すMOS電界効果トランジ
スタの他の製造方法を示す工程図であり、断面図で表わ
されている。 第７図は、この発明の他の参考例に係るLDD型MOSFETの
断面図である。 第8A図〜第8E図は、第７図に示すLDD型MOSFETの製造工
程を示す図であり、断面図で表わされている。 第9A図は、この発明の実施例に係るMOSFETの断面図であ
る。第9B図は、イオン数の分布、チャネルの長さ方向の
距離に対してプロットした図である。第9C図は、ポテン
シャル分布を、チャネルの長さ方向の距離に対してプロ
ットした図である。 第10A図〜第10E図は、第9A図に示すMOS電界効果トラン
ジスタの製造工程を示したものであり、断面図で表わさ
れている。 第11図は、MOSFETのパンチスルー現象を説明するための
図である。 第12A図は、従来のMOS電界効果トランジスタの断面図で
ある。第12B図は、イオン数の分布を、チャネルの長さ
方向の距離に対してプロットした図である。第12C図
は、ポテンシャル分布を、チャネルの長さ方向の距離に
対してプロットした図である。 第13図は、第12A図に示すMOS電界効果トランジスタの平
面図である。 第14A図〜第14E図は、第12A図に示す従来のMOS電界効果
トランジスタの製造方法を示す工程図であり、断面図で
表わされている。 図において、１は半導体基板、２はゲート、３はソース
領域、４はドレイン領域、17は第１のウェル、18は第２
のウェルである。 なお、各図中、同一符号は同一または相当部分を示す。
ジスタの断面図である。第1B図は、イオン数の分布を、
チャネルの長さ方向の距離に対してプロットした図であ
る。第1C図は、ポテンシャル分布を、チャネルの長さ方
向の距離に対してプロットした図である。 第２図は、第1A図に示すMOS電界効果トランジスタの平
面図である。 第3A図〜第3D図は、第1A図に示すMOS電界効果トランジ
スタの製造工程を示したものであり、断面図で表わされ
ている。 第4A図は、第3A図に示すイオン注入を行なったときに得
られる、不純物濃度分布の様子を示す図である。第4B図
は第10B図に示すイオン注入を行なったときに得られ
る、不純物濃度分布の様子を示す図である。 第５図は、回転イオン注入の方法を示す模式図である。 第6A図〜第6D図は、第1A図に示すMOS電界効果トランジ
スタの他の製造方法を示す工程図であり、断面図で表わ
されている。 第７図は、この発明の他の参考例に係るLDD型MOSFETの
断面図である。 第8A図〜第8E図は、第７図に示すLDD型MOSFETの製造工
程を示す図であり、断面図で表わされている。 第9A図は、この発明の実施例に係るMOSFETの断面図であ
る。第9B図は、イオン数の分布、チャネルの長さ方向の
距離に対してプロットした図である。第9C図は、ポテン
シャル分布を、チャネルの長さ方向の距離に対してプロ
ットした図である。 第10A図〜第10E図は、第9A図に示すMOS電界効果トラン
ジスタの製造工程を示したものであり、断面図で表わさ
れている。 第11図は、MOSFETのパンチスルー現象を説明するための
図である。 第12A図は、従来のMOS電界効果トランジスタの断面図で
ある。第12B図は、イオン数の分布を、チャネルの長さ
方向の距離に対してプロットした図である。第12C図
は、ポテンシャル分布を、チャネルの長さ方向の距離に
対してプロットした図である。 第13図は、第12A図に示すMOS電界効果トランジスタの平
面図である。 第14A図〜第14E図は、第12A図に示す従来のMOS電界効果
トランジスタの製造方法を示す工程図であり、断面図で
表わされている。 図において、１は半導体基板、２はゲート、３はソース
領域、４はドレイン領域、17は第１のウェル、18は第２
のウェルである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】一方のソース／ドレイン領域から他方のソ
ース／ドレイン領域へ向かう多数キャリアの流れをゲー
トに加える電圧によって制御するMOS電界効果トランジ
スタであって、 主表面を有する半導体基板と、 前記多数キャリアの流れを制御するトランジスタと、を
備え、 前記トランジスタは、前記半導体基板の上に設けられた
ゲートと、第１導電型の一方のソース／ドレイン領域と
他方のソース／ドレイン領域と、を含み、さらに、当該
MOS電界効果トランジスタは、さらに 前記半導体基板の主表面に形成され、かつ前記ゲートの
両側に互いに離されて形成された、第２導電型の第１の
ウェルと第２のウェルを備え、 前記第１のウェルは前記一方のソース／ドレイン領域を
囲むように形成されており、該第１のウェルの端部は、
前記ゲートの直下にまで延びており、 前記第２のウェルは前記他方のソース／ドレイン領域を
囲むように形成されており、該第２のウェルの端部は、
前記ゲートの直下にまで延びており、 前記第１および第２のウェルの前記ゲートの直下部分
は、それぞれ前記ソース／ドレイン領域と同じ導電型に
されている、MOS電界効果トランジスタ。 - 【請求項２】一方のソース／ドレイン領域から他方のソ
ース／ドレイン領域へ向かう多数キャリアの流れをゲー
トに加える電圧によって制御するMOS電界効果トランジ
スタであって、 主表面を有する半導体基板と、 前記半導体基板の上に形成されたＮ型のゲートと、 前記半導体基板の主表面であって、前記ゲートの両側に
設けられた、１対のＰ型のソース／ドレイン領域と、 前記半導体基板の主表面であって、前記ゲートの直下に
形成されたチャネル領域と、を備え、 前記チャネル領域は中央部分と、該中央部分を両側から
挾むように形成された１対の端部分に区分されており、 前記中央部分の導電型は、前記端部分の導電型よりも、
よりＰ型に傾いており、前記１対の端部分は、Ｐ型にさ
れている、MOS電界効果トランジスタ。 - 【請求項３】ゲートと、一方のソース／ドレイン領域
と、他方のソース／ドレイン領域と、を有するMOS電界
効果トランジスタの製造方法であって、 半導体基板の主表面上に前記ゲートを形成する第１工程
と、 前記ゲートをマスクにして、前記半導体基板の主表面に
回転イオン注入法によって、第２導電型の不純物イオン
を注入し、それによって前記半導体基板の主表面であっ
て、かつ前記ゲートの両側に、その端部が前記ゲートの
直下にまで延びる第２導電型の第１のウェルと第２のウ
ェルとを形成する第２工程と、 前記ゲートをマスクにして、前記半導体基板の主表面に
第１導電型の不純物イオンを注入し、それによって前記
第１のウェル内に前記一方のソース／ドレイン領域を形
成し、かつ前記第２のウェル内に前記他方のソース／ド
レイン領域を形成する第３工程と、を備え、 前記第２および第３工程において注入する前記不純物イ
オンのそれぞれの濃度は、前記第１および第２のウェル
の前記ゲートの直下部分が前記ソース／ドレイン領域と
同じ導電型になるように選ばれている、MOS電界効果ト
ランジスタの製造方法。 - 【請求項４】ゲートと、一方のソース／ドレイン領域
と、他方のソース／ドレイン領域と、を有するMOS電界
効果トランジスタの製造方法であって、 主表面を有する第１導電型の半導体基板を準備する第１
工程と、 前記半導体基板の主表面に、前記主表面から離れたとこ
ろで最大濃度となる不純物濃度分布を与えるエネルギで
第２導電型の不純物イオンを注入し、それによって前記
半導体基板内に第２導電型の不純物層を形成する第２工
程と、 前記半導体基板の主表面に第１導電型の不純物イオンを
注入する第３工程と、 前記半導体基板の主表面上に前記ゲートを形成する第４
工程と、 前記ゲートをマスクにして、前記半導体基板の主表面に
回転イオン注入法によって第２導電型の不純物イオンを
注入し、それによって前記半導体基板の主表面から前記
第２導電型の不純物層内に拡がり、その端部が前記ゲー
トの直下にまで延びる第１のウェルと第２のウェルとを
形成する第５工程と、 前記ゲートをマスクにして、前記半導体基板の主表面に
第１導電型の不純物イオンを注入し、それによって前記
第１のウェル内に前記一方のソース／ドレイン領域を形
成し、かつ前記第２のウェル内に前記他方のソース／ド
レイン領域を形成する第６工程と、を備え、 前記２、第３および第５工程において注入する不純物イ
オンのそれぞれの濃度は、前記第１および第２のウェル
の前記ゲートの直下部分が前記ソース／ドレイン領域と
同じ導電型になるように選ばれている、MOS電界効果ト
ランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/637,431 US5536957A (en) | 1990-01-16 | 1991-01-04 | MOS field effect transistor having source/drain regions surrounded by impurity wells |
| DE4101130A DE4101130C2 (de) | 1990-01-16 | 1991-01-16 | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP760090 | 1990-01-16 | ||
| JP2-7600 | 1990-01-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250667A JPH03250667A (ja) | 1991-11-08 |
| JP2948892B2 true JP2948892B2 (ja) | 1999-09-13 |
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ID=11670298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25665590A Expired - Fee Related JP2948892B2 (ja) | 1990-01-16 | 1990-09-25 | Ｍｏｓ電界効果トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2948892B2 (ja) |
| KR (1) | KR940001057B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
-
1990
- 1990-09-25 JP JP25665590A patent/JP2948892B2/ja not_active Expired - Fee Related
- 1990-11-10 KR KR1019900018157A patent/KR940001057B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR910015072A (ko) | 1991-08-31 |
| JPH03250667A (ja) | 1991-11-08 |
| KR940001057B1 (ko) | 1994-02-08 |
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