KR940010919B1 - Ldd형 mos 트랜지스터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 LDD형 MOS 트랜지스터의 단면 구조도.
제 2 도는 본 발명에 따른 2중 스페이서를 갖는 LDD형 MOS 트랜지스터의 단면 구조도.
제 3도 (a)∼(g)는 본 발명에 따른 LDD형 MOS 트랜지스터의 제조 공정 순서도이다.
본 발명은 이중 스페이서를 사용한 LDD형 MOS 트랜지스터의 제조방법에 관한 것으로서, 더욱 상세하게는 이중 스페이서를 사용하여 LDD 구조를 형성함으로써, 기존의 LDD 트랜지스터보다 저농도 드레인 영역의 저항을 감소시키고 게이트와 드레인 사이에 형성되는 기생 용량을 감소시키며 드레인 영역이 얕은 접합을 가지도록 한 이중 스페이서를 갖는 LDD형 MOS 트랜지스터 제조방법에 관한 것이다.
일반적인 모스 트랜지스터는 기판과 반대 도전형을 갖는 불순물을 주입하여 형성된 소스, 드레인 영역이 형성되어 있는 반도체 기판과 상기 기판 상에 게이트 산화막과 게이트가 형성된 구조를 갖는다.
반도체 집적회로의 기술이 발전함에 따라 모스 트랜지스터의 채널 길이가 초소형으로 줄어 들고 있다. 그러나 이에 따라 드레인 영역의 끝부분에 강한 전기장이 유기되어 채널 핫 캐리어(channel hot carrier)가 일으키는 임팩트 이온화(impact ionization) 현상이 심하게 유발되고 있다.
이로 인하여 발생한 정공이 큰 기판 전류를 형성하고, 트랜지스터의 게이트 절연막에 전자가 트래핑(trapping)되거나, 게이트 절연막과 실리콘 기판의 경계면에 트랩이 형성됨으로써, 트랜지스터의 신뢰도에 심각한 영향을 미치게 되었다.
상기한 문제점을 보완하기 위하여 제 1 도와 같은 구조를 갖는 LDD 트랜지스터가 제안되었다.
제 1 도에 도시한 바와 같은 LDD 트랜지스터를 제조하는 종래의 방법을 살펴보면 다음과 같다.
먼저 반도체 기판(20) 또는 웰(22)상에 게이트 산화막(24)을 형성하고, 그 위에 게이트(26)를 형성한다. 상기 게이트(26)를 마스크로 하여 기판과 반대 도전형을 갖는 저농도의 불순물을 기판에 저에너지로 이온주입하여 저농도의 제 1 소스/드레인 영역(28, 30)을 형성한 다음, 기판 전면에 걸쳐 저압화학기상증착법(LPCVD)으로 산화막을 침적시킨 후 식각하여 게이트(26)의 측벽에 절연 스페이서(32)를 형성한다.
그 다음, 상기 제 1 소스/드레인 영역(28, 30)을 형성하기 위한 이온주입 공정시 주입된 불순물과 동일 도전형의 불순물을 상기 스페이서(32)를 마스크로 하여 기판에 이온 주입하여 고농도의 제 2 소스/드레인 영역(34, 36)을 형성하여 LDD 구조의 트랜지스터를 제조한다.
상기한 종래의 방법에 의하면, 저농도의 제 1 소스/드레인 영역 (28, 30)을 형성한 다음 게이트(26)의 측벽에 스페이서(32)를 형성하고, 이 스페이서(32)를 마스크로 하여 고농도의 제 2 소스/드레인 영역(34), (36)을 형성하여 LDD 트랜지스터를 제조하기 때문에, 드레인 영역의 끝부분에서 전기장이 감소하므로 임팩트 이온화 현상이 줄어든다.
그러나, 상기한 방법으로 제조된 종래의 LDD 트랜지스터는 펀치스루(punch-through) 현상이 발생하기 쉽고, 또한 채널의 길이가 하프 마히크론(half micron) 이하로 줄어들면서 단채널 효과가 심하게 발생하는 문제점이 있을 뿐만 아나라, 게이트 산화막의 두께가 점점 얇아지고 게이트의 길이가 점점 짧아짐에 따라 게이트-프린징 필드(Gate-fringing field)가 커지는 문제점이 있다.
이와 같은 문제점을 극복하기 위하여 제시된 또다른 접근방식으로는 소위 인버스-T LDD형 MOS 트랜지스터가 있다. 이에 대한 예로는 1986년 출간된 IEDM 742∼744페이지에 게재된 "인버스-T형 게이트 구조를 갖는 새로운 형태의 섭-마이크론급 LDD 트랜지스터"의 명칭으로 된 기술논문(Tiao-yuan Huang외 다수)을 들 수 있다. 이러한 구조는 특히 게이트 폴리가 인버스-T형의 구조로 되어 있는 것으로, 언급한 LDD형 구조의 트랜지스터가 가지는 취약한 전류 구동능력을 개선하고 신뢰성을 향상하고자 하는 목적을 가지고 있다.
최근 반도체 장치들이 고집적화하고 미세해짐에 따라, MOS 트랜지스터의 게이트 채널 폭이 협소해지고 이에 따라 나타나는 단채널 효과를 개선하고 기타 제문제를 해결하려는 시도가 이루어지고 있으나 또다른 문제점이 있으며 이는 다음과 같다.
LDD 구조를 갖는 MOS 트랜지스터를 제조하는 종래의 공정에서는 대부분 저농도 불순물 영역 형성시 n-형인 경우 통상은 인(phosphorus)을 쏜다. 이 경우 공정상 얕은 접합(shallow junction , SJ라 함)을 만들기 어렵고, 또한 이온을 주입하여 불순물 영역을 형성하기 때문에 경우에 따라서는 실리콘층 표면에 결함(defect)이 유발될 수 있다.
접합의 정도는 저항 성분의 증감에 관여하기 때문에, 얕은 접합을 형성하지 못하여 저항이 증가하면 저항과 캐패시터 성분으로 말미암아 지연시간이 증가하게 된다. 이는 게이트와 드레인 영역이 겹치는 정도에 따라 그 크기가 달라지는 "Cgd"라는 기생용량이 존재하기 때문이다.
본 발명은 1 내지 0.5μm 이하급의 섭-마이크론급 MOS 트랜지스터를 실현할때 나타나는 문제를 해결하고자 이루어진 것이다.
본 발명의 목적은 게이트와 드레인이 겹치지 않도록 하여 얕은 접합을 형성하고 트랜지스터 동작속도의 저해요소인 기생용량 Cgd를 감소시키며, 드레인 또는 소스의 저농도 불순물 영역에서 저항이 증가하지 않도록 하는 일련의 공정 순서를 제공하는 것이다.
본 발명의 구조에서는 기생용량을 줄이기 위하여, 다시 말하면 게이트와 드레인간의 겹치는 영역을 줄이기 위하여, 게이트 측벽에 절연 스페이서 및 도전 스페이서를 형성함으로써, 상기 스페이서가 측방향 불순물 확산의 범위를 제한하는 동시에 고농도 소스/드레인 영역 형성시 저농도 영역에 대한 마스크로 작용하도록 하고 있다.
제 2 도는 본 발명의 실시예에 따른 반도체 장치의 구조를 단면으로 도시하고 있는데 이 구조로부터 앞서 설명한 것이 이해될 수 있다. 본 발명의 목적중 저농도 소스/드레인 영역의 저항을 감소시키고자 하는 것과 관련하여, 게이트 측벽의 도전성 스페이서(8)는 다결정 실리콘층으로서 그 하단부에서 저농도 소스/드레인 영역과 접촉하고 있어 저농도 드레인 영역과는 전기적으로 연결된 구조이므로 저항이 감소할 수 있는 잇점이 있다는 것을 이 구조로부터 명백히 알 수 있다. 또한 얕은 접합에 관하여는 이후 기술된 공정으로 부터 명백히 이해된다.
먼저, 제 2 도의 참조부호를 설명하면 3은 소자분리를 위한 필드 산화막, 4는 게이트 산화막, 5는 게이트 전극을 구성하는 다결정 실리콘충, 6은 상기 다결정 실리콘(층)과 함께 그 위에서 게이트 전극을 구성하는 실리사이드, 7은 게이트 전극의 측벽상에 형성된 절연층 또는 절연성 스페이서, 8은 다결정 실리콘으로 된 도전성 스페이서, 9는 산화막, 10은 저농도 소스/드레인 영역, 11은 고농도 소스/드레인 영역이다.
참조부호중 2는 n 또는 p타입의 웰이며, 1은 웰(2)과 반대 도전형의 실리콘 기판이며. 이러한 것은 특히 CMOS 구조에서 언급되고 있는 것이며 그 예를 위해 도시하고 있다.
저농도 소스/드레인 영역이 얕은 접합으로 형성되므로 핫캐리어로 인한 단채널 효과를 효과적으로 방지할수 있으며, 게이트 전극 측벽상의 절연성 스페이서(7)는 그 밑의 소스/드레인 영역이 측방향 확산되는 불순물의 화산거리를 제한하며, 이 소스/드레인 영역과 접촉하고 있는 도전성 스페이서는 상기 소스/드레인 영역과 전기적으로 연결되어 있어 저농도 소스/드레인의 저항을 감소시키고 이온 주입을 이용하는 고농도 소스/드레인 영역(11) 형성시 저농도 소스/드레인 영역(10)에 대해 마스크 역할도 겸하고 있다.
이러한 본 발명의 구조를 실현하는 공정순서는, 반도체 기판 위에 게이트 전극을 형성한 다음 상기 게이트 측벽상에 절연성 스페이서를 형성함과 함께 소스/드레인 영역이 형성될 부분의 실리콘 기판을 노출시키는 단계 ; 상기 반도체 기판 전면에 다결정 실리콘층을 침적 형성하고 이 층내에 이온을 주입하는 단계 ; 상기 반도체 기판의 전면에 산화막을 침적 형성한 다음 열처리함으로써 상기 다결정 실리콘층내의 불순물 이온이 기판 영역으로 확산되어 얕은 접합의 소스/드레인 영역을 형성하는 단계 ; 상기 산화막을 제거하고 건식식각으로 상기 절연성 스페이서에 인접하는 도전성 스페이서를 형성하는 단계 ; 및 상기 반도체 기판 전면에 얇은 산화막을 형성한 후 고농도 불순물 이온주입으로 고농도 소스/드레인 영역을 형성하는 단계를 포함한다.
CMOS 반도체 장치나 MOS 트랜지스터 및 바이폴라 트랜지스터를 동일 기판에 형성하는 BiCMOS 반도체와 같은 응용 부문에서 집적될 때 본 발명에 따른 LDD형 MOS 트랜지스터는 더욱 유용하게 적용될 수 있다.
따라서 제 3a∼g 도의 CMOS 반도체 장치의 제조순서를 참조하여 본 발명의 2중 스페이서를 갖는 LDD형 MOS 트랜지스터 제조 순서를 아래에서 상세히 설명한다.
잘 알려져 있다시피 CMOS 반도체 장치는 NMOS 트랜지스터와 PMOS 트랜지스터가 한쌍으로 형성된 것이다. 이러한 CMOS 트랜지스터를 제조하기 위해서는, 제 1 도전형인 기판이 준비되면, 상기 기판 영역의 일부는 제 2 도전형 영역, 또는 웰(well)이 형성되어 있어야 한다.
제 3a 도는 p형 웰(2)이 형성된 n형 기판(1)을 나타내고 있다. 제 3a 도와 같은 단면 구조는 이미 알려진 방법으로 얻을 수 있다. 이를 간략히 언급한다.
열산화 공정을 이용하여 n형 기판(1) 상에 얇은 게이트 산화막(4)을 형성하고, 통상의 마스크 공정에 따라 p형 영역을 정의하며, B(붕소)와 같은 p형 이온을 주입하여 열처리함으로써 p웰(2)을 형성한 다음, 소자분리를 위한 필드산화막(3)을 형성한다. 이어서 도면과 같이 다결정 실리콘과 실리사이드를 잇달아 증착하여 패터닝함으로써 게이트 전극(G)을 얻는다.
본 실시예에서 사용되는 n형 기판은 비저항이 3-2OΩ·cm이고 결정 방향이(100)인 것이 좋으며 게이트 산화막(4)의 두께는 100∼300Å로 형성한다. 게이트 전극중 다결정 실리콘층(5)은 2000∼3000Å로 형성하되 저항의 감소를 위해 POCl3용액에 침적하여 저항(RS)이 10∼3OΩ/□이 되도록 하며, 이 위의 실리사이드 즉 WSi2(6)은 2000Å 두께로 형성하되 이를테면 폴리사이드(polyside) 형태로 형성한다.
이와 같이 게이트 전극을 형성한 후에 본 발명에 따른 게이트 측벽상의 절연성 스페이서를 형성하기 위해서 다음과 같은 공정을 진행한다. 즉, 제 3b 도와 제 3c 도와 같이, 먼저 기판 전면에 이를테면 CVD 방법으로 산화막(40)을 침적, 형성하고, RIE(Reactive Ion Etching)와 같은 건식식각 방법으로 산화막(40)을 제거하면, 게이트(G) 측벽상에 소정폭의 절연성 스페이서(7)가 형성된다. 침적된 산화막의 두께는 스페이서(7) 폭에 영향을 주며, 스페이서 폭은 이후 설명되는 바와 같이 게이트와 드레인간 겹침에 따른 기생용량, Cgd값에 영향을 준다. 본 발명의 실시예에서는 스페이서 폭을 0.05μm∼0.2μm 정도로 하여 형성하였다.
이어서 절연성 스페이서(7)가 형성된 게이트(G) 좌우의 영역에 대해 실리콘 기판 표면이 노출되도록 산화막(4)을 제거한다.
다음에, 게이트(G)의 측벽상에 절연성 스페이서(7)를 형성한 상태에서 저농도 소스/드레인 영역을 형성하는 공정을 진행한다.
본 발명에서는 직접 이온 주입을 행하지 않고, 제 3d 도에 도시한 것처럼, 먼저 기판 전면에 다결정 실리콘층(42)을 2700∼4000Å 정도의 두께로 침적, 형성한 다음, 5×1013∼1×1015atoms/㎠의 도우즈양으로 인(P)이온을 다결정 실리콘층(42)내에 주입하여 도핑된 다결정 실리콘층을 만든다.
이어서-도시하지 않았으나-CVD를 이용하여 산화막을 2000Å 정도로 형성하고, 앞의 불순물 함유된 다결정 실리콘층(42)의 이온들이 기판 영역으로 확산되어 얕은 접합 즉 SJ의 저농도 소스/드레인 영역을 형성하도록 850∼950℃의 온도로 기판을 가열하는 열처리 공정을 실행한다.
열처리 공정을 진행하면, 실리콘 기판(1) 표면과 맞닿아 있는 도핑된 다결정 실리콘층(42)내의 이온 즉 n형 불순물들이 기판쪽으로 확산되면서 저농도 소스/드레인 영역(10)이 형성된다 이때, 제 3e 도에 도시한 바와 같이 게이트 전극(G) 양옆의 절연성 스페이서(7)의 폭에 따라 불순물의 측면확산이 제한되며 열처리 시간을 조절하면 필요한 얕은 접합을 형성할 수 있다.
이때 사용된 도시되지 않은 산화막층은 폴리실리콘층(42)에 주입된 이온들의 활성화를 위한 목적으로 형성한 것으로 저농도 소스/드레인 영역(10)을 형성한 후에는 습식식각 등의 방법으로 제거된다.
이어서, 불순물 확산원으로 사용된 도핑된 다결정 실리콘층(42)은 완전히 제거되지 않고 본 발명에 따라서 게이트 측벽에서 도전성 스페이서가 되도록 식각, 제거된다. 이를 위하여 건식 식각 방법으로 다결정 실리콘층(42)을 제거하여 제 3e 도와 같이 절연성 스페이서(7)에 접하여 도전성 스페이서(8)를 형성한다. 이렇게 하여 2중의 스페이서를 형성하게 되고, 이 도전성 스페이서(8)는 이 밑에 형성된 저농도 소스/드레인 영역(10)과 접하여 전기적 통로가 되어 저농도 소스/드레인 영역의 저항 감소에 기여한다.
본 발명의 실시예에서 도전성 스페이서의 폭은 0.2∼0.4μm 정도로 하여 형성하며 2중의 스페이서 전체폭은 0.25∼0.6μm의 범위가 된다.
이와 같이 저농도 소스/드레인 영역(10)을 얕은 접합으로 형성하고 Cgd가 다음에는 고농도 소스/드레인 영역을 형성하여 LDD형 트랜지스터를 완성한다.
제 3f 도에 도시한 바와 같이 고농도 소스/드레인 영역을 형성하기 위해서 먼저, 기판 전면에 걸쳐 200∼4OOÅ 두께의 산화막(9)을 형성한 후에 예를들면 비소와 같은 원소를 1×1015∼5×1015atoms/㎠의 도우즈량으로 하여 이온 주입함으로써 n+고농도 소스/드레인 영역(11)을 형성한다.
본 발명의 LDD형 MOS 트랜지스터는 이와 같은 공정 순서에 따라서 완성된다. 제 3g 도는 금속 공정(metallization)을 실시한 것을 나타낸 것으로 통상의 공정이 적용되고, 참조부호 '12'는 메탈층, '13'은 층간절연막으로서 이를테면 적온 산화막과 BPSG 등으로 형성된 절연층이다.
종래의 경우에 있어서는 게이트 측벽상의 스페이서는 공정상 주로 자기 정렬 효과를 위한 것이나 본 발명은 언급한 문제 해결에 또한 관련되어 있다.
종래기술의 n-소스/드레인 영역에서의 고저항 특성이 개선되고 Cgd값의 저하로 동작 속도 향상에 기여한다.
또한, 도핑된 다결정 실리콘으로 된 도전성 스페이서의 활용으로 얕은 접합을 형성할 수 있고 마스킹 공정이 줄어들 수 있을 뿐 아니라 불순물 농도 분포에서 측방향 경사 접합 프로파일 획득이 가능한 잇점을 제공한다.
실리콘 산화 계면에서 전계 효과 강도를 줄일 수 있어 핫캐리 효과 감쇄로 장치의 신뢰성이 향상될 수 있다.
Claims (7)
- 반도체 기판 위에 게이트 전극을 형성한 다음 상기 게이트 측벽상에 절연성 스페이서를 형성함과 함께 소스/드레인 영역이 형성될 부분의 실리콘 기판을 노출시키는 단계 ; 상기 반도체 기판 전면에 다결정 실리콘층을 침적 형성하고 이 층내에 이온을 주입하는 단계 ; 상기 반도체 기판의 전면에 산화막을 침적 형성한 다음 열처리함으로써 상기 다결정 실리콘층내의 불순물 이온이 기판 영역으로 확산되어 얕은 접합의 소스/드레인 영역을 형성하는 단계 ; 상기 산화막을 제거하고 건식식각으로 상기 절연성 스페이서에 인접하는 도전성 스페이서를 형성하는 단계 ; 및 상기 반도체 기판 전면에 얇은 산화막을 형성한 후 고농도 불순물 이온 주입으로 고농도 소스/드레인 영역을 형성하는 단계를 포함하는 LDD형 MOS 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 절연성 스페이서의 폭은 상기 소스/드레인 영역이 형성될 부분으로부터 상기 게이트의 하부 방향으로 확산을 보상하는 폭으로 형성하는 LDD형 MOS 트랜지스터 제조방법.
- 제 2 항에 있어서, 상기 절연성 스페이서의 폭은 0.05∼0.2μm 범위인 LDD형 MOS 트랜지스터 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 절연성 스페이서는 CVD로 형성한 산화막인 LDD형 MOS 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 도전성 스페이서는 상기 소스/드레인 영역과 접속하는 LDD형 MOS 트랜지스터 제조방법.
- 제 5 항에 있어서, 상기 도전성 스페이서의 폭은 0.2∼0.4μm인 LDD형 MOS 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 도전성 스페이서는 상기 고농도 소스/드레인 영역 형성시 상기 저농도 소스/드레인 영역에 대해 마스크로 사용되는 LDD형 MOS 트랜지스터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019910019302A KR940010919B1 (ko) | 1991-10-31 | 1991-10-31 | Ldd형 mos 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019910019302A KR940010919B1 (ko) | 1991-10-31 | 1991-10-31 | Ldd형 mos 트랜지스터 제조방법 |
Publications (2)
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| KR930009126A KR930009126A (ko) | 1993-05-22 |
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Family Applications (1)
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| KR1019910019302A KR940010919B1 (ko) | 1991-10-31 | 1991-10-31 | Ldd형 mos 트랜지스터 제조방법 |
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-
1991
- 1991-10-31 KR KR1019910019302A patent/KR940010919B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR930009126A (ko) | 1993-05-22 |
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