KR0140784B1 - 모스펫 제조방법 - Google Patents

Abstract

본 발명은 게이트 전도막이 패터닝된 반도체 기판상의 예정된 접합영역에 이온주입공정으로 저농도 불순물 이온주입영역을 형성하는 단계와, 상기 저농도 불순물 이온주입영역 내부에 이온주입공정으로 고농도 불순물 이온주입영역을 형성하는 단계와, 상기 고농도 불순물 이온주입영역의 반도체 기판을 일부두께 식각하는 단계를 포함하여 얕은 접합을 형성하는 것을 특징으로 하는 LDD 구조의 소오스/드레인 접합을 갖는 모스펫(MOSFET) 제조방법에 관한 것으로, 모스펫의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.

Description

모스펫 제조방법

제1도는 종래기술에 따라 형성된 모스펫 단면도,

제2A도 내지 제2E도는 본 발명의 일실시예에 따른 모스펫 제조 공정 단면도

제3A도 내지 제3E도는 본 발명의 다른 실시예에 따른 모스펫 제조 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

21, 31:실리콘 기판 22, 32:필드산화막

23, 33:게이트 산화막 24, 34:폴리실리콘막

25, 36:감광막 패턴 26:PSG막

27, 37:저농도 불순물 이은주입영역 28´:PSG 스페이서

29, 39:고농도 불순물 이온주입영역 29´, 39´:실리사이드막

35:질화막 38:TEOS 산화막 스페이서

본 발명은 반도체 소자 제조 공정중 모스펫(MOSFET) 제조방법에 관한 것으로, 특히 매립형 LDD(lightly doped drain) 구조의 소오스/드레인 접합 및 자기정렬된 폴리사이드 게이트 전극 구조를 갖는 모스펫 제조방법에 관한 것이다.

첨부된 도면을 제1도를 참조하여 종래기술을 살펴보면 다음과 같다.

반도체 소자가 점차 고집적화 되어감에 따라서 펀치쓰루우(punchthrough) 전압과 장시간 신뢰성이 유지되기 위해서 짧은 채널의 모스펫에 대한 설계기술이 계속개발되고 있다.

따라서, 종래에는 제1도에 도시된 바와 같이 게이트 전극이 형성될 부위의 실리콘 기판(11)에 사진식각법으로 돌출부위를 형성하고, 셀 간의 절연을 이한 필드산화막(12)을 형성하고, 게이트 산화막(13) 및 게이트 전극용 폴리실리콘막(14)을 패터닝하고, 저농도 불순물영역(15)을 형성하고, 산화막 스페이서(16)를 형성하고, 고농도 불순물영역(17)을 형성하고, 선택적인 실리사이드막(18)을 형성함으로써 매립형 LDD 구조의 소오스/드레인 접합 및 자기정렬된 폴리사이드 게이트 전극 구조를 갖는 모스펫을 제조하였다.

그러나, 핫 캐리어(hot carrier)에 의한 소자의 노쇠화 현상은 주로 드레인 전극 부근의 게이트 산화막에서 생성된 계면상태(interface state)에 의해 발생되고, 이러한 현상은 문턱전압의 증가, 이동도의 감소, 드레인 전류의 감소등을 유발하게 됨으로 이에대한 적절한 새로운 구조의 모스펫을 필요로 하게 되었다.

상기 종래 문제점을 해결하기 위하여 안출된 본 발명은 얕은 접합을 갖는 매립형 LDD 구조의 소오스/드레인을 형성하는 모스펫 제조방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 게이트 전도막이 패터닝된 반도체 기판상의 예정된 접합영역에 이온주입공정으로 저농도 불순물 이온주입영역을 형성하는 단계와, 상기 저농도 불순물 이온주입영역 내부에 이온주입공정으로 고농도 불순물 이온주입영역을 형성하는 단계와, 상기 고농도 불순물 이온주입영역의 반도체 기판을 일부 두께 식각하는 단계를 포함하여 얕은 접합을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면 제2A도 내지 제3E도를 참조하여 본 발명을 상세히 설명한다.

먼저, 제2A도 내지 제2E도는 본 발명의 일실시예에 따른 모스펫 제조 공정 단면도로서, 제2A도는 게이트 전극이 형성될 예정된 부위의 실리콘 기판(21)에 돌출부위를 형성한후, 필드산화막(22), 게이트 산화막(23), 게이트 전극용 도핑된 폴리실리콘막(24)을 순차적으로 형성한 다음, 상기 실리콘 기판(21) 돌출부위로 기인한 도핑된 폴리실리콘막(24)의 돌출부위를 감싸도록 사진식각공정을 통해 감광막 패턴(25)을 형성한 상태이다.

이어서, 제2B도에 도시된 바와 같이 감광막 패턴(25)을 식각장벽으로 하여 폴리실리콘막(24)을 식각하되 450Å 내지 500Å 두께가 남도록 과소식각한 다음, 감광막 패턴(25)을 제거하고 1000Å 내지 3000Å 두께의 PSG막(26)을 전체구조 상부에 형성한다. 그리고 100KeV 내지 150KeV의 이온주입 에너지와, 1×10¹¹~1×10¹⁵원자/㎠의 이온주입농도를 조건으로 인(P) 원자를 이온주입하여 저농도 불순물 이온주입영역(27)을 형성한다. 이때 PSG막(26)은 BPSG막과 같은 불순물이 주입된 산화막을 사용 할 수 있다.

이어서, 제2C도에 도시된 바와 같이 상기 PSG막(26)을 비등방성식각하여 게이트 전극 측벽에 PSG 스페이서(28)를 형성한 다음, 계속해서 드러난 폴리실리콘막(24) 및 게이트 산화막(23)을 제거하고, 비소(As) 원자를 70KeV 내지 100KeV의 이온주입에너지와, 1×10¹⁴~1×10¹⁸원자/㎠의 이온주입농도를 조건으로 이온주입하여 고농도 불순물 이온주입영역(29)을 형성한다.

이어서, 제2D도에 도시된 바와 같이 900℃ 내지 1000℃ 온도에서 열처리하여 상기 PSG 스페이서(28)를 플로우(flow)시킨 후, 상기 필드산화막 및 플로우된 PSG 스페이서(28')를 식각마스크로하여 노출된 이온주입영역의 실리콘 기판(21) 및 폴리실리콘막(24)을 일정두께 식각함으로써, 얕은 접합을 갖는 고농도 불순물 이온주입영역(29)을 형성한다.

끝으로, 제2E도는 노출된 실리콘 기판(21) 및 폴리실리콘막(24) 상부에 선택적인 실리사이드막(29')을 형성한다.

다음, 제3A도 내지 제3E도는 본 발명의 다른실시예에 따른 모스펫 제조 공정 단면도로서, 제3A도는 게이트 전극이 형성될 예정된 부위의 실리콘 기판(31)에 돌출부위를 형성한 후, 필드산화막(32), 게이트 산화막(33), 게이트 전극용 도핑된 폴리실리콘막(34) 및 질화막(35)을 순차적으로 형성된 다음, 상기 실리콘기판(31) 돌출부위로 기인한 폴리실리콘막(34)의 도출부위와 오버랩(overlap)되도록 질화막(35)상부에 감광막 패턴(36)을 형성한 상태이다.

이어서, 제3B도에 도시된 바와 같이 상기 감광막 패턴(36)을 식각장벽으로 하여 질화막(35) 및 폴리실리콘막(34)을 차례로 식각하되 400Å 내지 600Å 두께의 폴리실리콘막(34)이 남도록 폴리실리콘막(34)을 과소식각한 다음, 감광막 패턴(36)을 제거하고, 50KeV 내지 100KeV의 이온주입 에너지와 1×10¹¹~1×10¹⁵원자/㎠의 이온주입농도를 조건으로 인(P) 원자를 이온주입하여 저농도 불순물 이온주입영역(37)을 형성한다.

이어서, 제3C도와 같이 전체구조 상부에 1000Å 내지 2000Å 두께의 TEOS 산화막을 형성하고 비등방성 전면식각하여 TEOS 산화막 스페이서(38)를 형성한 다음, 노출되는 폴리실리콘막(34) 및 게이트 산화막(33)을 제거한 후, 비소(As) 원자를 50KeV 내지 80KeV의 이온주입 에너지와, 1×10¹⁴~1×10¹⁸원자/㎠의 이온주입농도를 조건으로 이온주입하여 고농도 불순물 이온주입영역(39)을 형성한다.

이어서, 제3D도와 같이 상기 필드산화막(32), 질화막(35), 산화막 스페이서(38)을 식각마스크로하여 노출된 이온주입영역의 실리콘기판(31)을 식각한다.

끝으로, 제3E도에 도시된 바와 같이 상기 질화막(35)을 인산용액으로 제거하고, 노출된 실리콘 기판(31) 및 폴리실리콘막(34) 상부에 선택적인 실리사이드막(39')을 형성한다.

이상, 상기 설명과 같이 이루어지는 본 발명은 얕은 접합을 형성함으로써 모스펫의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (16)

1. LDD 구조의 소오스/드레인 접합을 갖는 모스펫(MOSFET) 제조방법에 있어서; 반도체 기판 전체구조 상부에 형성된 게이트용 전도막의 일부두께를 식각하여 잔류 게이트용 전도막을 형성하는 단계; 상기 잔류 게이트용 전도막 상부에 절연막을 형성하는 단계; 예정된 접합영역의 반도체 기판에 이온주입공정으로 저농도 불순물 이온주입영역을 형성하는 단계; 상기 절연막을 비등방성 전면식각 식각하여 스페이서를 형성하고 노출된 게이트용 전도막을 식각하여 저농도 불순물 이온주입영역의 반도체 기판 및 게이트 전도막 상부를 노출시키는 단계; 상기 저농도 불순물 이온주입영역 내부에 이온주입공정으로 고농도 불순물 이온주입영역을 형성하는 단계; 상기 절연막 스페이서를 플로우 시키는 단계; 노출된 상기 고농도 불순물 이온주입영역의 반도체 기판을 일부두께 식각하는 단계; 노출된 상기 반도체 기판 및 게이트 전도막 상부에 선택적 실리사이드막을 형성하는 단계를 포함하여 얕은 접합을 형성하는 것을 특징으로 하는 모스펫 제조방법.
2. 제1항에 있어서; 상기 잔류 게이트용 전도막이 두께는 450Å 내지 500Å 두께로 형성하는 것을 특징으로 하는 모스펫 제조방법.
3. 제2항에 있어서; 상기 절연막은 불순물이 주입된 산화막인 것을 특징으로 하는 모스펫 제조방법.
4. 제3항에 있어서; 상기 불순물이 주입된 산화막을 1000Å 내지 3000Å 두께로 형성하는 것을 특징으로 하는 모스펫 제조방법.
5. 제4항에 있어서; 상기 저농도 불순물 이온주입영역을 형성하는 단계에서, 저농도 불순물은 인(P) 원자인 것을 특징으로 하는 모스펫 제조방법.
6. 제5항에 있어서; 상기 인(P) 원자를 100~150KeV의 이온주입에너지, 1×10¹¹~1×10¹⁵원자/㎠의 이온주입농도를 조건으로 이온주입하는 것을 특징으로 하는 모스펫 제조방법.
7. 제6항에 있어서; 상기 고농도 불순물 이온주입영역을 형성하는 단계에서, 고농도 불순물은 비소(As) 원자인 것을 특징으로 하는 모스펫 제조방법.
8. 제7항에 있어서; 상기 비소(As) 원자를 70~10KeV의 이온주입에너지, 1×10¹⁴~1×10¹⁸원자/㎠의 이온주입농도를 조건으로 이온주입하는 것을 특징으로 하는 모스펫 제조방법.
9. LDD 구조의 소오스/드레인 접합을 갖는 모스펫(MOSFET) 제조방법에 있어서; 반도체 기판 전체구조 상부에 게이트용 전도막, 제1절연막을 차례로 형성하는 단계; 게이트 마스크 및 식각 공정으로 상기 제1절연막과 게이트용 전도막을 차례로 식각하되 게이트용 전도막은 일부두께를 식각하여 잔류게이트용 전도막을 형성하는 단계; 예정된 접합영역의 반도체 기판에 이온주입공정으로 저농도 불순물 이온주입영역을 형성하는 단계; 전체구조 상부에 제2절연막을 형성하고 상기 제2절연막을 비등방성 전면식각하여 제2절연막 스페이서를 형성한 후 노출된 상기 잔류게이트용 전도막을 식각하여 저농도 불순물 이온주입영역의 반도체 기판을 노출시키는 단계; 상기 저농도 불순물 이온주입영역 내부에 이온주입공정으로 고농도 불순물 이온주입영역을 형성하는 단계; 노출된 상기 고농도 불순물 이온주입영역의 반도체 기판을 일부두께 식각하는 단계; 상기 질화막을 제거하는 단계; 노출된 상기 반도체 기판 및 게이트 전도막 상부에 선택적 실리사이드막을 형성하는 단계를 포함하여 얕은 접합을 형성하는 것을 특징으로 하는 모스펫 제조방법.
10. 제9항에 있어서; 상기 잔류 게이트용 전도막이 두께는 400Å 내지 600Å 두께로 형성하는 것을 특징으로 하는 모스펫 제조방법.
11. 제10항에 있어서; 상기 제1절연막은 질화막인 것을 특징으로 하는 모스펫 제조방법.
12. 제11항에 있어서; 상기 제2절연막은 TEOS 산화막인 것을 특징으로 하는 모스펫 제조방법.
13. 제12항에 있어서; 상기 저농도 불순물 이온주입영역을 형성하는 단계에서, 저농도 불순물은 인(P) 원자인 것을 특징으로 하는 모스펫 제조방법.
14. 제13항에 있어서; 상기 인(P) 원자를 50~1000KeV의 이온주입에너지, 1×10¹¹~1×10¹⁵원자/㎠의 이온주입농도를 조건으로 이온주입하는 것을 특징으로 하는 모스펫 제조방법.
15. 제14항에 있어서; 상기 고농도 불순물 이온주입영역을 형성하는 단계에서, 고농도 불순물은 비소(As) 원자인 것을 특징으로 하는 모스펫 제조방법.
16. 제15항에 있어서; 상기 비소(As) 원자를 50~80KeV의 이온주입에너지, 1×10¹⁴~1×10¹⁸원자/㎠의 이온주입농도를 조건으로 이온주입하는 것을 특징으로 하는 모스펫 제조방법.