KR100328690B1 - 반도체 소자의 접합 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 접합 형성방법을 개시한다.
개시된 본 발명은 반도체 기판 상부에 게이트 산화막 및 게이트 전극을 형성하고, 전체 구조 상부에 열산화막을 형성하는 단계; 전체 구조의 상부에 질화막을 증착하고, 비등방성 식각하여 게이트 전극의 측면에 질화막 스페이서를 형성하는 단계; 노출된 기판면에 비소 원자를 주입하여 제 1 고농도 불순물 영역을 형성하는 단계; 질화막 스페이서를 고온의 인산으로 제거하는 단계; 결과물 상단에 드레인 전극의 제 1 고농도 불순물이 노출되도록 감광막 패턴을 형성하는 단계; 노출된 기판면에 인 원자를 이온주입하여 저농도 불순물 영역을 형성하는 단계, 감광막 패턴이 존재하지 않는 부위에 액상 산화막을 형성하는 단계; 감광막 패턴을 제거하는 단계; 액상 산화막을 이온주입 저지층으로 하여 비소 원자를 이온주입하여 제 2 고농도 불순물 영역을 형성하는 단계; 및 액상 산화막을 습식식각하여 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 접합 형성방법에 관한 것으로서, 특히 드레인 전극 부위에만 LDD(Light Doped Drain) 구조를 형성할 때, 고농도 불순물을 이온주입 후에 저농도 불순물을 이온주입하여 얕은 접합을 형성하는 방법에 관한 것이다.
현재의 고집적 소자의 유효 채널 길이의 감소화와 더불어 소자의 수직구조, 즉 접합 깊이의 감소 또한 필연적으로 요구되게 되었다.
예를 들어, 모오스 소자의 채널 길이가 0.8μm 이하에서 구성됨에 따라 소오스, 드레인과 같은 접합영역의 깊이는 250nm 이하로 구성되어야 한다. 이러한 얕은 접합을 형성하기 위하여 이온 주입시 에너지를 조절하고, 어닐링 공정을 진행하고 있다.
종래의 접합 형성방법이 제 1 도의 (가) 및 (나)에 도시되어 있다.
제 1 도의 (가)에 도시된 바와같이, 반도체 기판(1) 상부에 게이트 산화막(2) 및 게이트 전극(3)을 형성한 다음, P 원자를 이온주입하여 저농도 불순물 영역(4)을 형성한다.
그런 다음, 제 1 도의 (나)와 같이, 상기 게이트 전극(3)의 측벽에 산화막 스페이퍼(5)를 형성한 다음, As 원자를 이온주입하여 고농도 불순물영역(6)을 형성한다.
그러나 종래의 접합 형성방법은 산화막 스페이서(5) 형성 후에 실시하는 어닐링(annealing)시에 저농도 불순물 영역(4)의 P 원자가 반도체 기판(1)내로 깊숙히 확산되므로써 초고집적용의 얕은 접합을 형성하기가 매우 어려웠다.
또한, 종래의 접합 형성방법은 소오스 전극(6b)에도 드레인 전극(6a)과 동일하게 LDD 구조가 형성되어, 소자의 턴-온(turn-on)시 동작속도가 저하되는 문제도 함께 발생하였다.
상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 드레인 전극 부위에만 LDD 구조를 형성하면서, 고농도 불순물 이온주입 후에 저농도 불순물 이온주입하므로써 반도체 소자의 얕은 접합 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 반도체 기판 상부에 게이트 산화막 및 게이트 전극을 형성하고, 전체 구조 상부에 열산화막을 형성하는 단계; 전체 구조의 상부에 질화막을 증착하고, 비등방성 식각하여 상기 게이트 전극의 측면에 질화막 스페이서를 형성하는 단계; 상기 노출된 기판면에 비소 원자를 주입하여 제 1 고농도 불순물 영역을 형성하는 단계; 상기 질화막 스페이서를 고온의 인산으로 제거하는 단계; 상기 결과물 상단에 드레인 전극의 제 1 고농도 불순물이 노출되도록 감광막 패턴을 형성하는 단계; 상기 노출된 기판면에 인 원자를 이온주입하여 저농도 불순물 영역을 형성하는 단계; 상기 감광막 패턴이 존재하지 않는 부위에 액상 산화막을 형성하는 단계, 상기 감광막 패턴을 제거하는 단계; 상기 액상 산화막을 이온주입 저지층으로 하여 비소 원자를 이온주입하여 제 2 고농도 불순물 영역을 형성하는 단계; 및 상기 액상 산화막을 습식식각하여 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제 2 도의 (가) 내지 (사)는 본 발명에 따른 접합 형성방법을 순차적으로 나타낸 반도체 소자의 단면도이다.
제 2 도의 (가)에 도시된 바와같이, 반도체 기판(11) 상부에 50 내지 200Å의 두께로 게이트 산화막(12)과, 2,000 내지 4,000Å 정도의 두께로 게이트전극(13)을 형성한 다음, 전체 구조의 상부에 열산화법으로 100 내지 300Å의 두께로 열산화막(14)을 형성한다.
그 다음, 제 2 도의 (나)와 같이, 전체 구조의 상부에 1,000 내지 1,500Å 두께로 질화막을 증착하고, 이 질화막을 비등방성 식각하여 상기 게이트 전극(13)의 측면에 질화막 스페이서(15)를 형성한다. 그리고 30 내지 70 keV, 1×1013내지 1×1018원자/㎤의 조건으로 비소 원자를 이온주입하여 제 1 고농도 불순물 영역(16)을 형성한다.
그 다음, 제 2 도의 (다)와 같이, 160 내지 175℃ 정도의 온도로 가열된 인산을 사용하여 상기 질화막 스페이서(15)를 제거한 다음, 드레인 전극(16a)이 노출되도록 소정의 감광막 패턴(17)을 형성한다.
그 다음, 제 2 도의 (라)와 같이, 상기 감광막 패턴(17)을 이온주입 저지층으로 하여 인 원자를 20 내지 50 keV, 1×1011내지 1×1017원자/㎤의 조건으로 이온주입하여 저농도 불순물 영역(18)을 형성한다. 이때, 인원자는 비소 원자 때문에 확산이 거의 이루어지지 않고, 게이트 전극(13)에 중첩된다.
그 다음, 제 2 도의 (마)와 같이, 상기 감광막 패턴(17)이 없는 부위에 공지의 액상 산화막(19 : liquid phase oxide)를 형성한다.
그 다음, 제 2 도의 (바)와 같이, 상기 액상 산화막(19)을 이온주입 저지층으로 하여 비소 원자를 20 내지 60 keV, 1×1012내지 1×1017원자/㎤의 조건으로이온주입하여 제 2 고농도 불순물 영역(20)을 형성한다.
마지막으로, 제 2 도의 (사)와 같이, 상기 액상 산화막(19)를 습식식각하여 제거한다. 이와같이 하여 저농도 불순물 영역(18)을 갖는 드레인(16a)과 동일한 불순물인 비소 원자만으로 구성된 소오스 전극(16b)의 비대칭 형태를 완성한다.
상기와 같은 단계를 통해 완성된 본 발명의 반도체 소자는 얕은 접합을 형성할 수가 있게 되고, 또한 소오스 전극의 저항이 감소되는 효과가 있다.
기타, 본 발명은 상기의 실시예에 한정하는 것은 아니며, 그 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
제 1 도의 (가) 및 (나)는 종래의 접합 형성방법을 순차적으로 나타낸 반도체 소자의 단면도
제 2 도의 (가) 내지 (사)는 본 발명에 따른 접합 형성방법을 순차적으로 나타낸 반도체 소자의 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 게이트 산화막
13 : 게이트 전극 14 : 열산화막
15 : 질화막 스페이서 16 : 제 1 고농도 불순물 영역
16a : 드레인 전극 16b : 소오스 전극
17 : 감광막 패턴 18 : 저농도 불순물 영역
19 : 액상 산화막 20 : 제 2 고농도 불순물 영역
Claims (8)
- 반도체 기판 상부에 게이트 산화막 및 게이트 전극을 형성하고, 전체 구조 상부에 열산화막을 형성하는 단계; 전체 구조의 상부에 질화막을 증착하고, 비등방성 식각하여 상기 게이트 전극의 측면에 질화막 스페이서를 형성하는 단계; 상기 노출된 기판면에 비소 원자를 주입하여 제 1 고농도 불순물 영역을 형성하는 단계; 상기 질화막 스페이서를 고온의 인산으로 제거하는 단계, 상기 결과물 상단에 드레인 전극의 제 1 고농도 불순물이 노출되도록 감광막 패턴을 형성하는 단계; 상기 노출된 기판면에 인 원자를 이온주입하여 저농도 불순물 영역을 형성하는 단계; 상기 감광막 패턴이 존재하지 않는 부위에 액상 산화막을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 액상 산화막을 이온주입 저지층으로 하여 비소 원자를 이온주입하여 제 2 고농도 불순물 영역을 형성하는 단계; 및 상기 액상 산화막을 습식식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 접합 형성방법.
- 제 1 항에 있어서, 상기 게이트 산화막의 두께는 50 내지 200Å인 것을 특징으로 하는 반도체 소자의 접합 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극의 두께는 2,000 내지 4,000Å인 것을 특징으로 하는 반도체 소자의 접합 형성방법.
- 제 1 항에 있어서, 상기 질화막의 두께는 1,000 내지 1,500Å인 것을 특징으로 하는 반도체 소자의 접합 형성방법.
- 제 1 항에 있어서, 상기 질화막 스페이서를 식각하기 위한 인산 용액의 온도는 160 내지 175℃인 것을 특징으로 하는 반도체 소자의 접합 형성방법.
- 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 제 1 고농도 불순물 영역을 형성하는 단계에서 비소 원자는 30 내지 70 keV, 1×1013내지 1×1018원자/㎤의 조건으로 주입하는 것을 특징으로 하는 반도체 소자의 접합 형성방법.
- 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 저농도 불순물 영역을 형성하는 단계에서 인 원자는 20 내지 50 keV, 1×1011내지 1×1017원자/㎤의 조건으로 주입하는 것을 특징으로 하는 반도체 소자의 접합 형성 방법.
- 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 제 2 고농도 불순물 영역을 형성하는 단계에서 비소 원자는 20 내지 60 keV, 1×1012내지 1×1017원자/㎤의 조건으로 주입하는 것을 특징으로 하는 반도체 소자의 접합 형성방법.
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