JP2862696B2 - 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 - Google Patents
微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路構造体に微量
の不純物を添加したドレイン領域（以下、ＬＤＤと略称
する）を形成する改良された方法に関する。
の不純物を添加したドレイン領域（以下、ＬＤＤと略称
する）を形成する改良された方法に関する。
【０００２】
【従来の技術】ＶＬＳＩ ＭＯＳ集積回路構造体にＬＤ
Ｄ領域を使用することにより、チャネル短絡現象または
突抜け現象をもたらすドレイン領域に近い電界の影響を
克服できることはよく知られている。チャネルとより多
く、より深く不純物を添加した通常のドレイン領域との
間にこのようなＬＤＤ領域が形成されると、チャネル短
絡現象を緩和する電界が拡がり、ホットキャリア発生が
低減し、接合降伏電圧が増大する。
Ｄ領域を使用することにより、チャネル短絡現象または
突抜け現象をもたらすドレイン領域に近い電界の影響を
克服できることはよく知られている。チャネルとより多
く、より深く不純物を添加した通常のドレイン領域との
間にこのようなＬＤＤ領域が形成されると、チャネル短
絡現象を緩和する電界が拡がり、ホットキャリア発生が
低減し、接合降伏電圧が増大する。
【０００３】基板内のこのようなＬＤＤ領域の形成に、
ゲート電極の側壁に形成された酸化物スペーサが使用さ
れてきた。たとえば、Bassous 他は「Self-Aligned Pol
ysilicon Gate MOSFETs with Tailored Source and Dra
inPro-files」と題する論文において、多結晶シリコン
・ゲート電極およびシリコン基板の加熱酸化と、ひき続
いて反応イオン・エッチングを行って多結晶シリコン・
ゲート電極の側に酸化物の側壁またはスペーサを形成す
ることを提案した。次に、ゲート電極の下の基板内のチ
ャネル領域に側面で隣接した基板の領域を酸化物スペー
サで遮蔽して、ソースおよびドレイン領域がＮ+ 型の注
入により形成された。次に、酸化物スペーサが剥離さ
れ、ひき続いてＮ- 型の注入が行われ、Ｎ+ 型のソース
およびドレイン領域とゲート電極の下のチャネルとの間
の基板に、Ｎ- 型または微量の不純物を添加したソース
およびドレイン領域が形成された。
ゲート電極の側壁に形成された酸化物スペーサが使用さ
れてきた。たとえば、Bassous 他は「Self-Aligned Pol
ysilicon Gate MOSFETs with Tailored Source and Dra
inPro-files」と題する論文において、多結晶シリコン
・ゲート電極およびシリコン基板の加熱酸化と、ひき続
いて反応イオン・エッチングを行って多結晶シリコン・
ゲート電極の側に酸化物の側壁またはスペーサを形成す
ることを提案した。次に、ゲート電極の下の基板内のチ
ャネル領域に側面で隣接した基板の領域を酸化物スペー
サで遮蔽して、ソースおよびドレイン領域がＮ+ 型の注
入により形成された。次に、酸化物スペーサが剥離さ
れ、ひき続いてＮ- 型の注入が行われ、Ｎ+ 型のソース
およびドレイン領域とゲート電極の下のチャネルとの間
の基板に、Ｎ- 型または微量の不純物を添加したソース
およびドレイン領域が形成された。
【０００４】なお、+ 及び- はそれぞれ注入不純物が多
量及び少量であることを表す当該技術分野で常用される
表記法であり、本願明細書においても、この表記法に従
がっている。Parillo 他は、「A Versatile, High-Perf
ormanec, Double-Level Poly Double-Level-Metal, 1.
２−Micron CMOS Technelogy」と題する論文において、
酸化物スペーサの代りに、ゲート電極の側壁に形成され
た廃棄可能の多結晶シリコン・スペーサを使用して、Ｌ
ＤＤ領域を有するＭＯＳ素子を製作することと、引き続
いてＮ+ 型の注入を行なってソースおよびドレイン領域
を形成することを論じている。次に、多結晶シリコンス
ペーサは除去され、Ｎ- 型の注入が行なわれて、その結
果Ｎ+ 型の領域とゲート電極の下の基板に形成されたチ
ャネルとの間の基板にＮ- 型のＬＤＤ領域が形成され
る。
量及び少量であることを表す当該技術分野で常用される
表記法であり、本願明細書においても、この表記法に従
がっている。Parillo 他は、「A Versatile, High-Perf
ormanec, Double-Level Poly Double-Level-Metal, 1.
２−Micron CMOS Technelogy」と題する論文において、
酸化物スペーサの代りに、ゲート電極の側壁に形成され
た廃棄可能の多結晶シリコン・スペーサを使用して、Ｌ
ＤＤ領域を有するＭＯＳ素子を製作することと、引き続
いてＮ+ 型の注入を行なってソースおよびドレイン領域
を形成することを論じている。次に、多結晶シリコンス
ペーサは除去され、Ｎ- 型の注入が行なわれて、その結
果Ｎ+ 型の領域とゲート電極の下の基板に形成されたチ
ャネルとの間の基板にＮ- 型のＬＤＤ領域が形成され
る。
【０００５】しかし、このような廃棄可能の多結晶シリ
コン・スペーサを構造体から剥離することは、それ自体
さらに問題をひき起こす。スペーサは廃棄可能といわれ
ているので、その多結晶シリコン・スペーサは、おそら
く酸化物の層によって多結晶シリコン・ゲート電極から
分離されるのであろう。この酸化物の品質が完全でない
場合には、廃棄可能の多結晶シリコン・スペーサの除去
に使用されるエッチング液が酸化物に浸透して、多結晶
シリコンゲートを浸食する。さらに、多結晶シリコン・
スペーサの形成に使用される多結晶シリコンの適合層を
堆積するより以前に、多結晶シリコン・ゲート上に形成
される酸化物の層にピンホールがあると、２つの多結晶
シリコン層が合体し、ひき続いてスペーサを形成するＲ
ＩＥエッチングが酸化物の層で停止する代わりに、これ
らの区域をエッチングし通す。
コン・スペーサを構造体から剥離することは、それ自体
さらに問題をひき起こす。スペーサは廃棄可能といわれ
ているので、その多結晶シリコン・スペーサは、おそら
く酸化物の層によって多結晶シリコン・ゲート電極から
分離されるのであろう。この酸化物の品質が完全でない
場合には、廃棄可能の多結晶シリコン・スペーサの除去
に使用されるエッチング液が酸化物に浸透して、多結晶
シリコンゲートを浸食する。さらに、多結晶シリコン・
スペーサの形成に使用される多結晶シリコンの適合層を
堆積するより以前に、多結晶シリコン・ゲート上に形成
される酸化物の層にピンホールがあると、２つの多結晶
シリコン層が合体し、ひき続いてスペーサを形成するＲ
ＩＥエッチングが酸化物の層で停止する代わりに、これ
らの区域をエッチングし通す。
【０００６】Ｎ+ 型またはＰ+ 型のソースおよびドレイ
ン領域とゲート電極との間にずれを生ずるＬＤＤ領域が
形成されることにより、深刻な導電性の低下と劣化速度
の加速化が近年認識されてきた。これを改善するため
に、多結晶シリコン・ゲート電極の薄い部分を側方に伸
長すること、すなわちゲート電極を逆Ｔ字形に形成する
ことによってこれを行なうことが提案された。
ン領域とゲート電極との間にずれを生ずるＬＤＤ領域が
形成されることにより、深刻な導電性の低下と劣化速度
の加速化が近年認識されてきた。これを改善するため
に、多結晶シリコン・ゲート電極の薄い部分を側方に伸
長すること、すなわちゲート電極を逆Ｔ字形に形成する
ことによってこれを行なうことが提案された。
【０００７】「A Novel Submicron LDD Transistor Wit
h Inverse-T Gate Structure」において、Huang 他は、
多結晶シリコンゲートの端部がＬＤＤ領域上を、より多
く不純物を添加したドレイン領域の端部にまで伸長して
いるＬＤＤ領域を有するＭＯＳトランジスタの形成を論
じている。ゲート電極の形成に使用された多結晶シリコ
ン層をエッチングしつくさずに、約５０〜１００nmの薄
い多結晶シリコン層を残して素子を形成する。次に、こ
の薄い多結晶シリコン層を介して、基板に不純物を添加
しＬＤＤ領域を形成する。次に、隆起した多結晶シリコ
ンゲートの側部に通常の酸化物スペーサを形成し、その
後でＴ字形の多結晶シリコン・ゲート電極を残して、酸
化物スペーサの下部以外の残りの薄い多結晶シリコン層
を除去する。次に、以前に形成されたＬＤＤ領域を酸化
物スペーサで遮蔽して、通常のソース／ドレインへの不
純物添加を行なう。こうしてゲート電極に隣接する酸化
物スペーサの下の薄い多結晶シリコン部分が通常のソー
スおよびドレイン領域へのゲート電極の延長部分として
機能する。
h Inverse-T Gate Structure」において、Huang 他は、
多結晶シリコンゲートの端部がＬＤＤ領域上を、より多
く不純物を添加したドレイン領域の端部にまで伸長して
いるＬＤＤ領域を有するＭＯＳトランジスタの形成を論
じている。ゲート電極の形成に使用された多結晶シリコ
ン層をエッチングしつくさずに、約５０〜１００nmの薄
い多結晶シリコン層を残して素子を形成する。次に、こ
の薄い多結晶シリコン層を介して、基板に不純物を添加
しＬＤＤ領域を形成する。次に、隆起した多結晶シリコ
ンゲートの側部に通常の酸化物スペーサを形成し、その
後でＴ字形の多結晶シリコン・ゲート電極を残して、酸
化物スペーサの下部以外の残りの薄い多結晶シリコン層
を除去する。次に、以前に形成されたＬＤＤ領域を酸化
物スペーサで遮蔽して、通常のソース／ドレインへの不
純物添加を行なう。こうしてゲート電極に隣接する酸化
物スペーサの下の薄い多結晶シリコン部分が通常のソー
スおよびドレイン領域へのゲート電極の延長部分として
機能する。
【０００８】「Impact of the Gate-Drain Overlapped
Device(GOLD) for Deep Submicrometer VLSI」におい
て、イザワ他は、第２の多結晶シリコン層を形成する前
に、その上に酸化物エッチング停止層を堆積する第１の
薄い多結晶シリコン層を使用するＭＯＳ素子の形成を論
じている。次に、上部の多結晶シリコン層を酸化物エッ
チング停止層までエッチングしてゲート電極を形成し、
ひき続いて下部の多結晶シリコン層を介して微量の不純
物を添加し、ゲートと自己整合するＮ- 型の領域を形成
する。次に、ヒ素を添加して、酸化物スペーサの外側に
Ｎ+ 型のソースおよびドレイン領域を形成する前に、ゲ
ート電極の側壁に酸化物側壁スペーサを形成する。
Device(GOLD) for Deep Submicrometer VLSI」におい
て、イザワ他は、第２の多結晶シリコン層を形成する前
に、その上に酸化物エッチング停止層を堆積する第１の
薄い多結晶シリコン層を使用するＭＯＳ素子の形成を論
じている。次に、上部の多結晶シリコン層を酸化物エッ
チング停止層までエッチングしてゲート電極を形成し、
ひき続いて下部の多結晶シリコン層を介して微量の不純
物を添加し、ゲートと自己整合するＮ- 型の領域を形成
する。次に、ヒ素を添加して、酸化物スペーサの外側に
Ｎ+ 型のソースおよびドレイン領域を形成する前に、ゲ
ート電極の側壁に酸化物側壁スペーサを形成する。
【０００９】「A Self-Aligned LDD/Channel Implanted
ITLDD Process With Selectively-Deposited Poly Gat
es for CMOS VLSI」においてPfiester他は、まず最初に
ゲート酸化物層の上に薄い多結晶シリコン層を形成し、
次に多結晶シリコン層の上に厚いＬＴＯゲート・マスク
層を堆積することによって形成されたＬＤＤ領域を有す
るＭＯＳトランジスタの形成を論じている。次に、ＬＴ
Ｏ層に窓を開け、多結晶シリコンを選択的に堆積してゲ
ート電極を形成する。次に、ＭＯＳチャネル領域の上だ
けにより厚い多重Ｂ領域を有する連続した薄い多重シェ
ルフを残してＬＴＯ層を除去する。次に、選択的なＮ-
型およびＰ- 型の注入を行なってＬＤＤ領域を形成す
る。次に、酸化物側壁スペーサを形成し、ひき続きＴ字
形の多結晶シリコン・ゲート電極を残して、多重シェル
フの残りの露出部分を除去する。次に本構造体はＮ+ 型
およびＰ+ 型を注入される。
ITLDD Process With Selectively-Deposited Poly Gat
es for CMOS VLSI」においてPfiester他は、まず最初に
ゲート酸化物層の上に薄い多結晶シリコン層を形成し、
次に多結晶シリコン層の上に厚いＬＴＯゲート・マスク
層を堆積することによって形成されたＬＤＤ領域を有す
るＭＯＳトランジスタの形成を論じている。次に、ＬＴ
Ｏ層に窓を開け、多結晶シリコンを選択的に堆積してゲ
ート電極を形成する。次に、ＭＯＳチャネル領域の上だ
けにより厚い多重Ｂ領域を有する連続した薄い多重シェ
ルフを残してＬＴＯ層を除去する。次に、選択的なＮ-
型およびＰ- 型の注入を行なってＬＤＤ領域を形成す
る。次に、酸化物側壁スペーサを形成し、ひき続きＴ字
形の多結晶シリコン・ゲート電極を残して、多重シェル
フの残りの露出部分を除去する。次に本構造体はＮ+ 型
およびＰ+ 型を注入される。
【００１０】ゲート電極と能動素子のソースおよびドレ
イン領域との間にずれを形成することなく、集積回路構
造体に望ましいＬＤＤ領域を形成することによって、こ
のようなＴ字形の多結晶シリコン・ゲート電極の形成が
可能になるが、ゲート電極の薄い多結晶シリコンの側方
への延長部分の形成は製造の観点から難しい。「Simple
Gate-to-Drain Overlapped MOSFET's Using Poly Spac
ers for HighImmunity to Channel Hot-Electron Degra
dation 」と題する論文で、Chen他は、酸化物スペーサ
の従来技術による形成と同じように、すなわち多結晶シ
リコン層を堆積し、次にゲート電極側の多結晶シリコン
スペーサを残してエッチングすることによって多結晶シ
リコンスペーサを形成することを提案している。
イン領域との間にずれを形成することなく、集積回路構
造体に望ましいＬＤＤ領域を形成することによって、こ
のようなＴ字形の多結晶シリコン・ゲート電極の形成が
可能になるが、ゲート電極の薄い多結晶シリコンの側方
への延長部分の形成は製造の観点から難しい。「Simple
Gate-to-Drain Overlapped MOSFET's Using Poly Spac
ers for HighImmunity to Channel Hot-Electron Degra
dation 」と題する論文で、Chen他は、酸化物スペーサ
の従来技術による形成と同じように、すなわち多結晶シ
リコン層を堆積し、次にゲート電極側の多結晶シリコン
スペーサを残してエッチングすることによって多結晶シ
リコンスペーサを形成することを提案している。
【００１１】しかしこの方法の使用は、多結晶シリコン
層を堆積し、次に多結晶シリコン層をエッチングしてス
ペーサを形成するという別個のステップをなお必要とし
ている。したがって、製造の難しいＴ字形のゲート電極
およびＬＤＤ領域上に多結晶シリコンを堆積してから別
個のエッチング・ステップを行なう必要性をなくする、
ウェーハ基板内のＬＤＤ領域上に形成された多結晶シリ
コンを有するゲート電極構造を形成することによって、
ゲート電極とソースおよびドレイン領域との間に望まし
くないずれを生ずることなく、集積回路の基板にこのよ
うなＬＤＤ領域を形成する改良され、単純化された方法
を提供することが望まれる。
層を堆積し、次に多結晶シリコン層をエッチングしてス
ペーサを形成するという別個のステップをなお必要とし
ている。したがって、製造の難しいＴ字形のゲート電極
およびＬＤＤ領域上に多結晶シリコンを堆積してから別
個のエッチング・ステップを行なう必要性をなくする、
ウェーハ基板内のＬＤＤ領域上に形成された多結晶シリ
コンを有するゲート電極構造を形成することによって、
ゲート電極とソースおよびドレイン領域との間に望まし
くないずれを生ずることなく、集積回路の基板にこのよ
うなＬＤＤ領域を形成する改良され、単純化された方法
を提供することが望まれる。
【００１２】
【課題を解決するための手段】したがって、本発明の目
的は、集積回路構造体に１つ以上のＬＤＤ領域を形成す
る改良された方法を提供することである。本発明の他の
目的は、集積回路構造体に１つ以上のＬＤＤ領域を形成
し、さらにその結果得られた構造に、ゲート電極とソー
スおよびドレイン領域との間のずれを生じない改良され
た方法を提供することである。
的は、集積回路構造体に１つ以上のＬＤＤ領域を形成す
る改良された方法を提供することである。本発明の他の
目的は、集積回路構造体に１つ以上のＬＤＤ領域を形成
し、さらにその結果得られた構造に、ゲート電極とソー
スおよびドレイン領域との間のずれを生じない改良され
た方法を提供することである。
【００１３】本発明の他の目的は、多結晶シリコン・ゲ
ート電極を形成し、基板に不純物を添加してＬＤＤ領域
を形成し、ゲート電極の多結晶シリコン側壁に多結晶シ
リコンを選択的に堆積し、次に新しく堆積した多結晶シ
リコンをＬＤＤ領域上のマスクとして使用して、基板に
不純物を添加しソースおよびドレイン領域を形成するこ
とによって集積回路構造体に１つ以上のＬＤＤ領域を形
成する改良された方法を提供することである。
ート電極を形成し、基板に不純物を添加してＬＤＤ領域
を形成し、ゲート電極の多結晶シリコン側壁に多結晶シ
リコンを選択的に堆積し、次に新しく堆積した多結晶シ
リコンをＬＤＤ領域上のマスクとして使用して、基板に
不純物を添加しソースおよびドレイン領域を形成するこ
とによって集積回路構造体に１つ以上のＬＤＤ領域を形
成する改良された方法を提供することである。
【００１４】本発明の他の目的は、最初に多結晶シリコ
ン・ゲート電極を形成し、基板に不純物を添加してＬＤ
Ｄ領域を形成し、ゲート電極の多結晶シリコン側壁に多
結晶シリコンを選択的に堆積し、次に新しく堆積した多
結晶シリコンをＬＤＤ領域上のマスクとして使用して、
基板に不純物を添加しソースおよびドレイン領域を形成
することによって、多結晶シリコン・ゲート電極の下の
集積回路構造基板に形成されたＬＤＤ領域を含む改良さ
れた集積回路構造体を提供することである。
ン・ゲート電極を形成し、基板に不純物を添加してＬＤ
Ｄ領域を形成し、ゲート電極の多結晶シリコン側壁に多
結晶シリコンを選択的に堆積し、次に新しく堆積した多
結晶シリコンをＬＤＤ領域上のマスクとして使用して、
基板に不純物を添加しソースおよびドレイン領域を形成
することによって、多結晶シリコン・ゲート電極の下の
集積回路構造基板に形成されたＬＤＤ領域を含む改良さ
れた集積回路構造体を提供することである。
【００１５】本発明のこれらおよびその他の目的は以下
の説明および添付図面から明らかになる。
の説明および添付図面から明らかになる。
【００１６】
【実施例】図１は、その表面上にすでに形成されたゲー
ト酸化物層１６を有する集積回路構造基板１０を示す。
さらに図１は、多結晶シリコン・ゲート電極２０を構成
する隆起した多結晶シリコン・セグメント２４およびそ
の上の酸化物キャップ２６を残して、多結晶シリコン層
およびその上に形成された酸化物層を先にパターン化す
ることによって、ゲート酸化物層１６上に形成された多
結晶シリコン・ゲート電極２０を示す。
ト酸化物層１６を有する集積回路構造基板１０を示す。
さらに図１は、多結晶シリコン・ゲート電極２０を構成
する隆起した多結晶シリコン・セグメント２４およびそ
の上の酸化物キャップ２６を残して、多結晶シリコン層
およびその上に形成された酸化物層を先にパターン化す
ることによって、ゲート酸化物層１６上に形成された多
結晶シリコン・ゲート電極２０を示す。
【００１７】図１において、限定するものではなくでは
なく例示として、基板１０はＰ型の半導体材料として示
され、本発明に従って制作されたＮ- 型の不純物を添加
したＬＤＤ領域を有するＮＭＯＳ素子が形成される。本
発明の教示を使用すれば、このようなＮＭＯＳ素子を別
の方法、すなわちＮ型の基板のＰ型ウェルに形成するこ
とも可能であることを当業者は容易に理解する。
なく例示として、基板１０はＰ型の半導体材料として示
され、本発明に従って制作されたＮ- 型の不純物を添加
したＬＤＤ領域を有するＮＭＯＳ素子が形成される。本
発明の教示を使用すれば、このようなＮＭＯＳ素子を別
の方法、すなわちＮ型の基板のＰ型ウェルに形成するこ
とも可能であることを当業者は容易に理解する。
【００１８】さらに図面を参照して、図２に示すよう
に、Ｐ型の基板１０への、たとえばリンのようなＮ- 型
の不純物の注入によって、基板１０にＬＤＤ領域３０ａ
および３０ｂを次に形成する。約６０KeV から約８０Ke
V のエネルギー準位で、また約１０13から約１０14atom
s ／cm2 の範囲の注入量準位で、Ｎ-型の不純物を基板
１０内に注入することができる。たとえばヒ素のような
その他のＶ族の不純物は、Ｎ- 型の不純物として使用す
ることができるが、小さい分子はより容易に基板内に、
約0.２ミクロンから約0.４ミクロンの望ましい深さにま
で拡散するのでリンを使用するほうが好ましい。
に、Ｐ型の基板１０への、たとえばリンのようなＮ- 型
の不純物の注入によって、基板１０にＬＤＤ領域３０ａ
および３０ｂを次に形成する。約６０KeV から約８０Ke
V のエネルギー準位で、また約１０13から約１０14atom
s ／cm2 の範囲の注入量準位で、Ｎ-型の不純物を基板
１０内に注入することができる。たとえばヒ素のような
その他のＶ族の不純物は、Ｎ- 型の不純物として使用す
ることができるが、小さい分子はより容易に基板内に、
約0.２ミクロンから約0.４ミクロンの望ましい深さにま
で拡散するのでリンを使用するほうが好ましい。
【００１９】図２に示すように、たとえば基板１０に形
成されるか、または形成されるべきバイポーラのまたは
ＰＭＯＳの能動素子への不純物添加を防止するため、例
示したマスク４０のような酸化物かまたはフォトレジス
ト・マスクを使用して、集積回路構造体の残りの部分を
任意にマスクするか、遮蔽することが可能である。Ｎ-
型の注入ステップに続いて、Ｎ- 型の不純物を基板１０
の望ましい深さまで拡散するため、この時点で、もし希
望するなら、通常の焼鈍の場合で、約８５０℃から約９
５０℃の範囲の温度で、約１５分から約３０分の範囲の
間、または急速焼鈍技術の場合で、約９５０℃から約1,
０５０℃の温度で、約１０秒から約３０秒の間構造体を
焼鈍してもよい。
成されるか、または形成されるべきバイポーラのまたは
ＰＭＯＳの能動素子への不純物添加を防止するため、例
示したマスク４０のような酸化物かまたはフォトレジス
ト・マスクを使用して、集積回路構造体の残りの部分を
任意にマスクするか、遮蔽することが可能である。Ｎ-
型の注入ステップに続いて、Ｎ- 型の不純物を基板１０
の望ましい深さまで拡散するため、この時点で、もし希
望するなら、通常の焼鈍の場合で、約８５０℃から約９
５０℃の範囲の温度で、約１５分から約３０分の範囲の
間、または急速焼鈍技術の場合で、約９５０℃から約1,
０５０℃の温度で、約１０秒から約３０秒の間構造体を
焼鈍してもよい。
【００２０】Ｎ- 型の不純物をさらに基板内部にまで拡
散するため、この時点で焼鈍してもよいのだが、望まし
くは、次にＮ+ 型の注入後にＮ- 型の不純物を拡散する
ため、構造体を焼鈍することが望ましい。そうすればＮ
+ 型の不純物とＮ- 型の不純物とを同時に基板内部に拡
散することができるからである。Ｎ- 型の注入ステップ
と任意の焼鈍ステップの後に、選択的なシリコン堆積工
程によって、多結晶シリコン・ゲート電極２０の露出し
た側壁に多結晶シリコン側壁セグメント５０を選択的に
堆積する。このシリコン堆積工程は、たとえばSiH2C
l2 、SiHCl3またはSiCl4 といったハロゲン含有シリコ
ン・ソースを使用して、約１０Torrから約７６０Torrの
気圧で、ＣＶＤチャンバ内の構造体上に多結晶シリコン
を堆積する工程から構成される。このシリコン・ソース
は標準状態で約１００cm3 ／分（sccm）から約２００sc
cmの流量でＣＶＤ真空チャンバに流入し、横の厚みまた
は幅約0.０５ミクロンから約0.２ミクロンの多結晶シリ
コン堆積部５０がゲート電極２０の多結晶シリコンセグ
メント２４の側壁に堆積して、より幅広の多結晶シリコ
ン・ゲート電極（図３では一括して２０′と表示）を形
成するに至る。
散するため、この時点で焼鈍してもよいのだが、望まし
くは、次にＮ+ 型の注入後にＮ- 型の不純物を拡散する
ため、構造体を焼鈍することが望ましい。そうすればＮ
+ 型の不純物とＮ- 型の不純物とを同時に基板内部に拡
散することができるからである。Ｎ- 型の注入ステップ
と任意の焼鈍ステップの後に、選択的なシリコン堆積工
程によって、多結晶シリコン・ゲート電極２０の露出し
た側壁に多結晶シリコン側壁セグメント５０を選択的に
堆積する。このシリコン堆積工程は、たとえばSiH2C
l2 、SiHCl3またはSiCl4 といったハロゲン含有シリコ
ン・ソースを使用して、約１０Torrから約７６０Torrの
気圧で、ＣＶＤチャンバ内の構造体上に多結晶シリコン
を堆積する工程から構成される。このシリコン・ソース
は標準状態で約１００cm3 ／分（sccm）から約２００sc
cmの流量でＣＶＤ真空チャンバに流入し、横の厚みまた
は幅約0.０５ミクロンから約0.２ミクロンの多結晶シリ
コン堆積部５０がゲート電極２０の多結晶シリコンセグ
メント２４の側壁に堆積して、より幅広の多結晶シリコ
ン・ゲート電極（図３では一括して２０′と表示）を形
成するに至る。
【００２１】多結晶シリコン・ゲート電極２０の側壁に
多結晶シリコン側壁セグメント５０を選択的に堆積した
後、基板１０に約６０から約８０KeV のエネルギー準位
と約２×１０15から約５×１０15atoms ／cm2 の濃度
で、たとえばヒ素のようなＮ+ 型の不純物を注入し、基
板１０にソースおよびドレイン領域を形成する。Ｎ+ 型
の注入ステップに続いて、Ｎ+ 型の不純物を基板の約0.
１から0.３ミクロンの深さにまで拡散するため、通常の
焼鈍か、または急速焼鈍技術を使用して、約８５０℃か
ら約９５０℃の範囲の温度で、約１５分から３０分の
間、構造体を焼鈍してもよい。
多結晶シリコン側壁セグメント５０を選択的に堆積した
後、基板１０に約６０から約８０KeV のエネルギー準位
と約２×１０15から約５×１０15atoms ／cm2 の濃度
で、たとえばヒ素のようなＮ+ 型の不純物を注入し、基
板１０にソースおよびドレイン領域を形成する。Ｎ+ 型
の注入ステップに続いて、Ｎ+ 型の不純物を基板の約0.
１から0.３ミクロンの深さにまで拡散するため、通常の
焼鈍か、または急速焼鈍技術を使用して、約８５０℃か
ら約９５０℃の範囲の温度で、約１５分から３０分の
間、構造体を焼鈍してもよい。
【００２２】Ｎ+ 型の不純物として、ヒ素の代わりにリ
ンを使用してもいいことにこの時点で留意する必要があ
る。しかしＮ- 型の不純物とＮ+ 型の不純物とを基板１
０の望ましい深さにまで拡散するための焼鈍ステップが
一回きりの場合には特に、この一回きりの拡散ステップ
の間にＮ- 型の不純物をより深く基板１０内に拡散させ
るために、Ｎ- 型の不純物はたとえばリンのように、よ
り小さい、そしてより活性的な原子の方が望ましく、ま
たＮ+ 型の不純物はたとえばヒ素のように、より活性的
でない原子の方が望ましい。
ンを使用してもいいことにこの時点で留意する必要があ
る。しかしＮ- 型の不純物とＮ+ 型の不純物とを基板１
０の望ましい深さにまで拡散するための焼鈍ステップが
一回きりの場合には特に、この一回きりの拡散ステップ
の間にＮ- 型の不純物をより深く基板１０内に拡散させ
るために、Ｎ- 型の不純物はたとえばリンのように、よ
り小さい、そしてより活性的な原子の方が望ましく、ま
たＮ+ 型の不純物はたとえばヒ素のように、より活性的
でない原子の方が望ましい。
【００２３】ＮＭＯＳ構造体は結果的に図４に示すとお
りとなり、Ｎ- 型のＬＤＤ領域３０ａおよび３０ｂが基
板１０内の多結晶シリコン・ゲート電極２０′の側壁５
０の下部に形成され、また自己整合したＮ+ 型のソース
およびドレイン領域６０ａおよび６０ｂがＬＤＤ領域３
０ａおよび３０ｂに隣接した基板１０内に形成される。
りとなり、Ｎ- 型のＬＤＤ領域３０ａおよび３０ｂが基
板１０内の多結晶シリコン・ゲート電極２０′の側壁５
０の下部に形成され、また自己整合したＮ+ 型のソース
およびドレイン領域６０ａおよび６０ｂがＬＤＤ領域３
０ａおよび３０ｂに隣接した基板１０内に形成される。
【００２４】図４では、ゲート電極２０′の端部とソー
スおよびドレイン領域６０ａおよび６０ｂとの間に、Ｌ
ＤＤ領域３０ａおよび３０ｂ形成後に当初の多結晶シリ
コン・ゲート・セグメント２４の側壁に選択的に多結晶
シリコンを堆積することによるずれが生じないこともま
た分かる。次に、たとえば構造体上に絶縁酸化物層を形
成し、ソース・ゲートおよびドレイン電極へのバイアを
開口し、そのバイアを埋める金属層を構造体上に形成
し、次のこの金属層をパターン化して各電極への金属接
点を形成するといった通常の処理をＮＭＯＳ構造体に行
なってもよい。
スおよびドレイン領域６０ａおよび６０ｂとの間に、Ｌ
ＤＤ領域３０ａおよび３０ｂ形成後に当初の多結晶シリ
コン・ゲート・セグメント２４の側壁に選択的に多結晶
シリコンを堆積することによるずれが生じないこともま
た分かる。次に、たとえば構造体上に絶縁酸化物層を形
成し、ソース・ゲートおよびドレイン電極へのバイアを
開口し、そのバイアを埋める金属層を構造体上に形成
し、次のこの金属層をパターン化して各電極への金属接
点を形成するといった通常の処理をＮＭＯＳ構造体に行
なってもよい。
【００２５】ＮＭＯＳ素子にＬＤＤ領域を製作すること
について、ＮＭＯＳ構造体にこのようなＬＤＤ領域を製
作する認められた必要性の観点から本発明を記述してき
たが、もし希望するなら、Ｎ- 型およびＮ+ 型の不純物
の代りにＰ- 型およびＰ+ 型の不純物を使用して、ＰＭ
ＯＳ構造体にこのようなＬＤＤ領域を形成するために同
じようにこの方法を適用することもできることに留意す
る必要がある。
について、ＮＭＯＳ構造体にこのようなＬＤＤ領域を製
作する認められた必要性の観点から本発明を記述してき
たが、もし希望するなら、Ｎ- 型およびＮ+ 型の不純物
の代りにＰ- 型およびＰ+ 型の不純物を使用して、ＰＭ
ＯＳ構造体にこのようなＬＤＤ領域を形成するために同
じようにこの方法を適用することもできることに留意す
る必要がある。
【００２６】以上のとおり、本発明はＭＯＳ素子製作の
間に半導体ウェーハ基板にＬＤＤ領域を形成する改良さ
れた方法を提供し、しかもそれによって形成されたソー
スおよびドレイン領域と多結晶シリコン・ゲート電極の
端部との間に、ＬＤＤ領域形成後に、多結晶シリコン・
ゲート電極の幅を効果的に広くするため、当初の多結晶
シリコン・ゲート電極の側壁にさらに多結晶シリコンを
選択的に堆積したゲート電極の拡幅によるずれがない。
従来技術のＴ字形多結晶シリコン・ゲート電極とは異な
り、従来技術による製作において必要であった多結晶シ
リコン・ゲート電極のＴ字形セグメントの厚みを制御し
ようとする試みが必要でなく、しかも本発明は、多結晶
シリコン・ゲート電極の端部と自己整合する基板内のソ
ースおよびドレイン領域を提供するので、本発明の構造
体はより容易に形成される。
間に半導体ウェーハ基板にＬＤＤ領域を形成する改良さ
れた方法を提供し、しかもそれによって形成されたソー
スおよびドレイン領域と多結晶シリコン・ゲート電極の
端部との間に、ＬＤＤ領域形成後に、多結晶シリコン・
ゲート電極の幅を効果的に広くするため、当初の多結晶
シリコン・ゲート電極の側壁にさらに多結晶シリコンを
選択的に堆積したゲート電極の拡幅によるずれがない。
従来技術のＴ字形多結晶シリコン・ゲート電極とは異な
り、従来技術による製作において必要であった多結晶シ
リコン・ゲート電極のＴ字形セグメントの厚みを制御し
ようとする試みが必要でなく、しかも本発明は、多結晶
シリコン・ゲート電極の端部と自己整合する基板内のソ
ースおよびドレイン領域を提供するので、本発明の構造
体はより容易に形成される。
【図１】多結晶シリコン・ゲート電極構造がその上に形
成された半導体ウェーハの部分垂直断面図である。
成された半導体ウェーハの部分垂直断面図である。
【図２】基板にＮ- 型の不純物を注入することによって
ウェーハ基板に形成されたＮ- 型のＬＤＤ領域を示す図
１の構造の部分垂直断面図である。
ウェーハ基板に形成されたＮ- 型のＬＤＤ領域を示す図
１の構造の部分垂直断面図である。
【図３】図１および図２に示す多結晶シリコン・ゲート
電極構造の側壁に選択的に堆積された多結晶シリコン部
分を示す部分垂直断面図である。
電極構造の側壁に選択的に堆積された多結晶シリコン部
分を示す部分垂直断面図である。
【図４】以前に形成されたＬＤＤ領域上のマスクとし
て、ゲート電極の側壁に以前に堆積された多結晶シリコ
ンを使用して、基板にＮ+ 型の不純物を注入することに
よって、以前に形成されたＮ- 型のＬＤＤ領域に隣接し
て基板に形成されたＮ+ 型のソースおよびドレイン領域
を示す図３の構造の部分垂直断面図である。
て、ゲート電極の側壁に以前に堆積された多結晶シリコ
ンを使用して、基板にＮ+ 型の不純物を注入することに
よって、以前に形成されたＮ- 型のＬＤＤ領域に隣接し
て基板に形成されたＮ+ 型のソースおよびドレイン領域
を示す図３の構造の部分垂直断面図である。
【図５】本発明の工程を示すフロー図である。
１０ 基板 １６ ゲート酸化物層 ２０ 多結晶シリコン・ゲート電極 ２４ 多結晶シリコン・セグメント ２６ 酸化物キャップ ３０ａ，３０ｂ ＬＤＤ領域 ４０ マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イズレイル ビーングラス アメリカ合衆国 カリフォルニア州 94087 サニーヴェイル エルソナ コ ート 1330 (72)発明者 ジョン ボーランド アメリカ合衆国 カリフォルニア州 95132 サン ホセ ソフィスト ドラ イヴ 3923 (56)参考文献 特開 平２−2134（ＪＰ，Ａ) 特開 昭62−112375（ＪＰ，Ａ) 特開 平１−208865（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 集積回路構造体内に１つ以上のＬＤＤ領
域を形成し、その結果得られた構造体においてゲート電
極とソースおよびドレイン領域との間にずれを生じない
改良された方法であって、 ａ）先に半導体ウェーハ基板に形成されたゲート酸化物
層の上に多結晶シリコン・ゲート電極を形成し、 ｂ）前記多結晶シリコン層の上にさらに酸化物層を形成
し、 ｃ）前記基板に不純物を添加して１つ以上のＬＤＤ領域
を形成し、 ｄ）ＣＶＤ真空チャンバに流入するハロゲン含有シリコ
ン・ソースを使用して、前記多結晶シリコン・ゲート電
極の多結晶シリコン側壁に多結晶シリコンを選択的に堆
積し、 ｅ）前記選択的に堆積された多結晶シリコンを、先に前
記基板に形成された前記ＬＤＤ領域をカバーするマスク
として使用して、前記基板に不純物を添加し、前記基板
にソースおよびドレイン領域を形成する段階を具備する
ことを特徴とする方法。 - 【請求項２】 前記基板に不純物を添加して、前記１つ
以上のＬＤＤ領域を形成する前記ステップが、約１０13
から約１０14atoms/cm2 の不純物濃度で、前記基板にリ
ンを注入し、前記基板に１つ以上のＮ- 型のＬＤＤ領域
を形成するステップによってさらに構成されることを特
徴とする請求項１に記載の方法。 - 【請求項３】 前記Ｎ- 型の不純物を注入する前記ステ
ップの後で、前記不純物の前記基板内に拡散するため、
約８５０℃から約９５０℃の温度で、約１５分から約３
０分の間、または約９５０℃から約１，０５０℃の温度
で、約１０秒から約３０秒の間、前記半導体ウェーハ基
板を焼鈍するステップをさらに有することを特徴とする
請求項２に記載の方法。 - 【請求項４】 前記基板に不純物を添加して前記基板に
前記ソースおよびドレイン領域を形成する前記ステップ
が、前記基板にＮ+ 型の不純物を注入するステップによ
ってさらに構成されることを特徴とする請求項２に記載
の方法。 - 【請求項５】 前記Ｎ+ 型の不純物を注入する前記ステ
ップの後で、前記Ｎ- 型の不純物および前記Ｎ+ 型の不
純物を前記基板内に拡散するため、前記半導体ウェーハ
基板を焼鈍するステップをさらに有することを特徴とす
る請求項４に記載の方法。 - 【請求項６】 前記ＣＶＤ真空チャンバに流入するハロ
ゲン含有シリコン・ソースを使用して、前記多結晶シリ
コン・ゲート電極の側壁に前記多結晶シリコンを選択的
に形成する前記ステップは、約１０Torrから約７６０To
rrの気圧で、ＣＶＤチャンバの前記多結晶シリコン・ゲ
ート電極の側壁に多結晶シリコンを堆積することを特徴
とする請求項１に記載の方法。 - 【請求項７】 横の厚みまたは幅約０．０５ミクロンか
ら約０．２ミクロンの多結晶シリコン堆積部が前記ゲー
ト電極の多結晶シリコン側壁に堆積するまで、前記多結
晶シリコン・ゲート電極の側壁に前記多結晶シリコンを
選択的に堆積することを特徴とする請求項６に記載の方
法。 - 【請求項８】 集積回路構造体内に１つ以上のＬＤＤ領
域を形成し、その結果得られた構造体においてゲート電
極とソースおよびドレイン領域との間にずれを生じない
改良された方法であって、 ａ）半導体ウェーハ基板にゲート酸化物層を形成し、 ｂ）前記ゲート酸化物層の上に多結晶シリコン層を形成
し、 ｃ）前記多結晶シリコン層の上にさらに酸化物層を形成
し、 ｄ）前記後の酸化物層および前記多結晶シリコンをパタ
ーン化して、前記ウェーハ基板に多結晶シリコン・ゲー
ト電極を形成し、 ｅ）約１０13から約１０14atoms/cm2 の不純物濃度で、
前記基板にＮ- 型の不純物を添加して、前記基板に１つ
以上のＮ- 型のＬＤＤ領域を形成し、 ｆ）約１００sccmから約２００sccmの流量で、ＣＶＤチ
ャンバに流入するハロゲン含有シリコン・ソースを使用
して、約１０Torrから約７６０Torrの気圧で、ＣＶＤチ
ャンバの前記ゲート電極の多結晶シリコン側壁に多結晶
シリコンを選択的に堆積し、 ｇ）前記選択的に堆積した多結晶シリコンを、前記基板
に先に形成された前記ＬＤＤ領域をカバーするマスクと
して使用して、約２×１０15から約５×１０15atoms/cm
2 の不純物濃度で、前記基板にＮ+ 型の不純物を添加
し、前記基板にＮ+ 型のソースおよびドレイン領域を形
成し、 ｈ）前記不純物を前記基板内に拡散するため、約８５０
℃から約９５０℃の温度で、約１５分から約３０分の
間、前記不純物を注入された基板を焼鈍する段階を具備
することを特徴とする方法。
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