KR100219057B1 - 반도체 장치의 트랜지스터 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
비교적 간단한 공정으로 단채널 효과 및 핫 캐리어에 대한 소자의 신뢰성을 확보할 수 있는 반도체 장치의 트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 활성영역 즉, 게이트 전극이 형성될 부위의 반도체 기판을 열산화하여필드 산화막을 성장시키고, 상기 필드 산화막을 제거한 다음, 상기 필드 산화막이 위치했던 부위에 리세스드(recessed) 게이트 전극을 형성함으로써, 비교적 간단한 공정으로 단채널 효과 및 핫 캐리어에 대한 소자의 신뢰성을 확보할 수 있는 반도체 장치의 트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 트랜지스터 제조 공정에 이용됨.
Description
본 발명은 반도체 장치의 트랜지스터 제조방법에 관한 것으로, 특히 단채널 효과 및 핫 캐리어에 대한 소자의 신뢰성을 향상시킬 수 있는 리쎄스드(Recessed)게이트 전극을 갖는 반도체 장치의 트랜지스터 제조방법에 관한 것이다.
일반적으로, 소자의 고집적화, 고성능화가 요구되면서 단채널 효과의 억제 및 핫 캐리어(Hot Carrier)에 의한 소자의 신뢰성을 향상시키기 위해 소오스/드레인 접합을 채널영역과 일직선상에 위치시키지 않고 채널영역보다 위쪽에 형성시키는 엘리베이티드(elevated) 소오스/드레인 접합 구조를 갖는 소자 제조가 활성화되고 있다.
그 일환으로 소정깊이의 반도체 기판을 트랜치 식각하여 트랜치된 부분에 게이트 전극을 형성하는 방법이나, 소오스/드레인 접합 부위에 선택적 에피택시층을 성장시키는 방법을 사용하고 있으나 두 방법 모두 전체적인 공정이 복잡하다는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 공정으로 단채널 효과 및 핫 캐리어에 대한 소자의 신뢰성을 확보할 수 있는 반도체 장치의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
제1a∼d도는 본 발명의 일실시예에 따른 반도체 장치의 트랜지스터 제조 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : P-웰
30 : 패드 산화막 40: 제1질화막
50 : 제2질화막 스페이서 60 : 필드 산화막
70 : 저농도 이온주입 영역 80 : 고농도 이온주입 영역
90 : 펀치 쓰루 스탑 이온주입 영역 100 : 게이트 산화막
110 : 게이트 전극 120 : 활성영역
130 : 소자분리 영역 140 : 프토레지스트 페턴
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 패드 산학막 및 제1산화방지막을 형성하는 단계; 소정의 마스크를 사용하여 소자분리 영역 및 활성영역 중 게이트 전극이 형성될 부위의 패드 산화막 및 제1산화방지막을 식각하는 단계; 상기 제1산화방지막 하부의 패드 산화막 측벽 일부를 제거하는 단계; 상기 패드 산화막 및 제1산화방지막 측벽에 제2산화방지막 스페이서를 형성하는 단계; 상기 제1산화방지막 및 제2산화방지막 스페이서를 산화방지 마스크로한 열산화 공정에 의해 필드 산화막을 형성하는 단계; 상기 패드 산화막, 제1산화방지막 및 제2산화방지막 스페이서를 제거하는 단계; 저농도 이온주입 공정을 실시하는 단계; 소정의 마스크를 사용하여 활성영역상의 필드 산학막을 제거하는 단계; 전체 구조 상부에 게이트 절연막 및 게이트 전극용 전도막을 헝성하고, 식각하여 게이트전극을 형성하되, 소정치만큼 더 크게 패터닝하는 단계; 및 고농도 이온주입 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 활성영역 즉, 게이트 전극이 형성될 부위의 반도체 기판을 열산화하여 필드 산화막을 성장시키고, 상기 필드 산화막을 제거한 다음, 상기 필드 산화막이 위치했던 부위에 리세스드(recessed) 게이트 전극올 형성하는 방법이다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 장치의 트랜지스터 제조 공정 단면도이다.
먼저, 도1a는 P-웰(20)이 기형성된 실리콘 기판(10)의 전체구조 상부에 패드산화막(30) 및 제1질화막(40)을 형성하고, 소자분리 마스크 및 게이트 전극 마스크를 사용하여 소자분리 영역(130) 및 게이트 전극이 형성될 부위의 활성영역(120)상의 제1질학막(40) 및 패드 산화막(30)을 선택식각하여 제거한 후, 불산(HF) 용액에 담그어 상기 제1질화막(40) 하부의 소정부위의 패드 산화막(30)을 습식제거한 다음, 전체구조 상부에 제2질화막을 증착하고, 마스크없이 전면 식각하여 상기 패드 산학막(30) 및 제1질화막(40) 측벽에 제2질화막 스페이서(50)를 형성한 것을 도시한 것이다.
이때, 상기 불산 용액을 이용한 소정부위의 패드 산화막(30)의 습식 식각 공정과 상기 패드 산화막(30) 및 제1질화막(40) 측벽에의 제2질화막 스페이서(50)형성 공정은 이후의 필드 산학막 형성을 위한 열산화 공정시 상기 패드 산화막(30)의 수평 방향으로 산화막 진행되어 상기 제1질화막(40)의 측벽이 치켜 을라가는 버즈 비크(Bird's Beak) 현상올 최소화하기 위한 공정이다.
이어서, 도1b는 상기 제1질화막(40) 및 제2질화막 스페이서(50)를 산화방지 마스크로 소자분리 영역(130) 및 게이트 전극이 형성될 부위의 활성영역(120)의 실리콘 기판(10)을 열산화하여 필드 산화막(60)을 형성한 후, 상기 패드 산화막(30), 제1질화막(40) 및 제2질화막 스페이서(50)를 제거하고, 상기 실리콘 기판(1O)에 대해 LDD 구조의 소오스/드레인 영역 형성을 위한 저농도(N-) 불순물 이온주입 공정을 실시하여 저농도 이온주입 영역(70)을 형성한 다음, 전체구조 상부에 포토레지스트를 도포하고, 게이트 전극 마스크를 사용한 노광·현상 공정에 의해 하여 포토레지스트 패턴(l40)을 형성한 것을 도시한 것이다.
계속해서, 도1c는 상기 포토레지스트 패턴(140)을 식각 마스크로 활성영역(12)내의 필드 산화막을 제거하고, 상기 포토레지스트 패턴(14)을 이온주입 마스크로 P형 불순물인 보론(Boron)을 이온주입하여 펀치 쓰루 스탑 이온주입(90)을 형성한 다음, 상기 포토레지스트 패턴(140)을 제거한 것을 도시한 것이다.
마지막으로, 도1d는 전체구조 상부에 게이트 산화막(1OO) 및 게이트 전극용 폴리실리콘막을 형성한 다음, 소정의 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(100)을 선택식각하여 게이트 전극(110)을 형성하되, LDD 구조의 소오스/드레인 영역 형성을 위해 형성되는 산화막 스페이서의 길이를 감안하여 소정치만큼 더 크게 형성한 다음, 고농도(N+) 불순물 이온주입 공정에 의해 고농도 불순물 이온주입 영역(80)을 형성하여 LDD 구조의 소오스/드레인 영역을 형성한 것을 도시한 것이다.
이때, 산화막 스페이서 형성 공정을 진행하지 않고도 자기정렬 방식에 의해 LDD 구조의 소오스/드레인 영역을 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 침부된 도면에 의헤 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변헝 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 활성영역 즉, 게이트 전극이 형성될 부위의 반도체 기판을 열산화하여 필드 산화막을 성장시키고, 상기 필드 산화막을 제거한 다음, 상기 필드 산화막이 위치했던 부위에 리세스드(recessed) 게이트 전극을 헝성함으로써, 드레인 인가전압에 의한 DIBL(Drain Induced Barrier Lowering) 현상을 크게 억제하여 단채널 효과를 개선할 수 있으며, 산화막 스페이서 형성 공정을 진행하지 않고 자기정렬 방식에 의해 LDD 구조의 소오스/드레인 영역을 형성함으로써, 공정 단순화로 인한 공정 단가의 절감을 꾀할 수 있다.
또한, LDD 구조의 소오스/드레인 영역이 게이트 전극이 하부에 존재하는 FOND(Fully Overlaped Gate) 구조의 소자를 형성할 수 있어 핫 캐리어(Hotarrier) 효과를 억제할 수 있다.
Claims (3)
- 반도체 기판 상부에 패드 산화막 및 제1산화방지막을 형성하는 단계; 소정의 마스크를 사용하여 소자분리 영역 및 활성영역 중 게이트 전극이 형성될 부위의 패드 산화막 및 제1산화방지막을 식각하는 단계; 상기 제1산화방지막 하부의 패드 산화막 측벽 일부를 제거하는 단계; 상기 패드 산화막 및 제1산화방지막 측벽에 제2산화방지막 스페이서를 형성하는 단계; 상기 제1산화방지막 및 제2산화방지막 스페이서를 산화방지 마스크로한 열산화 공정에 의해 필드 산학막을 형성하는 단계; 상기 패드 산화막, 제1산화방지막 및 제2산화방지막 스페이서를 제거하는 단계; 저농도 이온주입 공정을 실시하는 단계; 소정의 마스크를 사용하여 활성영역상의 필드 산화막을 제거하는 단게; 전체구조 상부에 게이트 절연막 및 게이트 전극용 전도막을 형성하고, 식각하여 게이트 전극을 형성하되, 소정치만큼 더 크게 패터닝하는 단계; 및 고농도 이온주입 공정을 실시하는 단계를 포함해서 이루어진 반도체 장치의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 소정의 마스크를 사용하여 활성영역상의 필드 산화막을 제거하는 단계 다음에 펀치 쓰루 스탑 이온주입 공정을 실시하는 단계를 더 포함해서 이루어지는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1산화방지막 하부의 패드 산화막 측벽 일부를 제거하는 공정은 불산용액을 이용한 등방성 습식식각인 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
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