KR101786738B1 - 반도체 장치 - Google Patents

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우혁
김영준
박태영
조한신
최윤철
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현대오트론 주식회사
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Abstract

반도체 장치가 개시된다. 본 발명의 일 실시예에 따른 반도체 장치는 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함하는 기판, 상기 기판의 제1 면 상에 형성되고 제1 도전형을 갖는 에피 층, 상기 에피 층 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 베이스 영역, 상기 베이스 영역 내에 형성되고, 상기 제1 도전형을 갖는 소오스 영역, 상기 베이스 영역 내에, 상기 소오스 영역과 이격되어 형성되고, 상기 제1 도전형을 갖는 채널 영역, 상기 소오스 영역과 상기 채널 영역 사이에 형성되고, 상기 제2 도전형을 갖는 베리어 영역을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치는 낮은 발열과 높은 내구성을 필요로 하게 되었고, 특히 MOSFET은 낮은 온저항(ON resistance: Ron), 문턱 전압 변동의 최소화, 누설 전류량 변동의 최소화 등이 요구되고 있다.
MOSFET에서 채널 영역 내의 펀치-쓰루(punch-through) 현상을 방지하기 위해서는 긴 채널 공핍 영역(long channel depletion region)이 필요한데, 이는 온저항(Ron)의 증가를 야기시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 베리어 영역을 통해 반도체 장치의 동작 안정성을 확보할 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 면 및 제1 면과 마주보는 제2 면을 포함하는 기판, 기판의 제1 면 상에 형성되고 제1 도전형을 갖는 에피 층, 에피 층 내에 형성되고, 제1 도전형과 다른 제2 도전형을 갖는 베이스 영역, 베이스 영역 내에 형성되고, 제1 도전형을 갖는 소오스 영역, 베이스 영역 내에, 소오스 영역과 이격되어 형성되고, 제1 도전형을 갖는 채널 영역 및 소오스 영역과 채널 영역 사이에 형성되고, 제2 도전형을 갖는 베리어 영역을 포함한다.
몇몇 실시예에서, 상기 베리어 영역은, 상기 소오스 영역과 상기 채널 영역 사이에, 상기 소오스 영역 및 상기 채널 영역과 접하도록 형성될 수 있다.
몇몇 실시예에서, 상기 베리어 영역은, 상기 베이스 영역과 동일한 불순물 농도를 갖을 수 있다.
몇몇 실시예에서, 상기 에피 층 내에, 상기 베이스 영역과 이격되어 형성되는 게이트 트렌치 및 상기 에피 층의 상면 상에 상기 베리어 영역 및 상기 채널 영역과 중첩되도록 형성되는 제1 게이트 전극 부분과, 상기 게이트 트렌치를 채우는 제2 게이트 전극 부분을 포함하는 게이트 전극을 더 포함할 수 있다.
몇몇 실시예에서, 상기 에피 층 내에, 상기 게이트 트렌치의 바닥면에 형성되고, 상기 제2 도전형을 갖는 트렌치 바닥 도핑 영역을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 게이트 전극 부분으로부터 상기 베리어 영역이 이격되는 거리는, 상기 제2 게이트 전극 부분으로부터 상기 채널 영역이 이격되는 거리보다 클 수 있다.
몇몇 실시예에서, 상기 제2 게이트 전극 부분으로부터 상기 소오스 영역이 이격되는 거리는, 상기 제2 게이트 전극 부분으로부터 상기 베리어 영역이 이격되는 거리보다 클 수 있다.
몇몇 실시예에서, 상기 소오스 영역, 상기 채널 영역 및 상기 베리어 영역은, 상기 에피 층의 표면에 형성될 수 있다.
몇몇 실시예에서, 상기 기판의 제2 면 상에 형성되는 드레인 전극을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 단면도이다.
도 2는 도 1의 K 영역을 확대한 확대도이다.
도 3 내지 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 단면도이다. 도 2는 도 1의 K 영역을 확대한 확대도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치는 기판(100), 에피 층(110), 베이스 영역(120), 게이트 전극(130), 소오스 전극(150), 드레인 전극(160) 등을 포함할 수 있다.
기판(100)은 제1 면(100U)과 제2 면(100L)을 포함할 수 있다. 기판(100)의 제1 면(100U)은, 기판(100)의 제2 면(100L)과 마주볼 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 카바이드, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 기판(100)은, 실리콘 카바이드(SiC) 기판일 수 있다.
기판(100)은 예를 들어, n+형의 도전형을 가질 수 있다. n형 불순물은, 예를 들어 인(P) 또는 질소(N)를 포함할 수 있다.
에피 층(110)은 기판(100)의 제1 면(100U) 상에 형성될 수 있다. 에피 층(110)은, 제1 도전형을 가질 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 도전형은 n 형의 도전형 일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 제1 도전형은 p 형의 도전형 일 수 있다.
에피 층(110)은 기판(100)의 불순물 농도 보다 낮은 불순물 농도를 가질 수 있다. 예를 들어, 기판(100)이 n+ 형의 도전형인 경우, 에피 층(110)은 n- 형의 도전형일 수 있다. 에피 층(110)은 예를 들어, 실리콘 카바이드(SiC)를 포함할 수 있다.
에피 층(110)의 p 형의 불순물 농도는, 예를 들어, 실질적으로 제로일 수 있다.
에피 층(110)의 불순물 농도 및 두께는, 원하는 항복 전압의 크기에 따라 결정될 수 있다.
베이스 영역(120)은 에피 층(110) 내에 형성될 수 있다. 베이스 영역(120)은 예를 들어, 에피 층(110)의 표면(110s)에 형성될 수 있다. 도면에서, 베이스 영역(120)이 사다리꼴 모양으로 정의되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라 베이스 영역(120)과 에피 층(110)이 만나는 경계면이 곡률을 가질 수도 있음은 물론이다.
베이스 영역(120)은, 제2 도전형을 가질 수 있다. 제2 도전형은, 제1 도전형과 다를 수 있다. 예를 들어, 제1 도전형이 n 형 또는 p 형인 경우, 제2 도전형은 p 형 또는 n 형 일 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 베이스 영역(120)은, p- 형의 도전형을 가질 수 있다. p형 불순물은, 예를 들어, 알루미늄(Al) 또는 붕소(B)를 포함할 수 있다.
베이스 영역(120)은, 소오스 영역(121), p+ 영역(122), 채널 영역(123), 베리어 영역(125) 등을 포함할 수 있다.
소오스 영역(121)은 베이스 영역(120) 내에 형성될 수 있다. 좀 더 구체적으로, 소오스 영역(121)은, 베이스 영역(120) 내에, 에피 층(110)의 표면(110s)에 형성될 수 있다. 소오스 영역(121)의 두께는, 예를 들어, 베이스 영역(120)의 두께 보다 작을 수 있다.
소오스 영역(121)은 제1 도전형을 가질 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 소오스 영역(121)은 n+ 형의 도전형을 가질 수 있다.
p+ 영역(122)은 베이스 영역(120) 내에 형성될 수 있다. 좀 더 구체적으로, p+ 영역(122)은, 베이스 영역(120) 내에, 에피 층(110)의 표면(110s)에 형성될 수 있다.
도면에서, p+ 영역(122)이 소오스 영역(121)과 이격되어 형성되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, p+ 영역(122)은 소오스 영역(121)과 직접 접하도록 형성될 수도 있다.
또한, 도면에서, p+ 영역(122)이 소오스 영역(121)과 실질적으로 동일한 평면 상에 형성되는 것으로 도시 하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, p+ 영역(122)은, 기판(100)의 제1 면(100U)을 기준으로, 소오스 영역(121) 보다 높거나 낮은 위치에 형성될 수도 있다.
채널 영역(123)은, 베이스 영역(120) 내에 형성될 수 있다. 좀 더 구체적으로, 채널 영역(123)은, 베이스 영역(120) 내에, 에피 층(110)의 표면(110s)에 형성될 수 있다. 채널 영역(123)의 두께는, 예를 들어, 베이스 영역(120)의 두께 보다 작을 수 있다.
채널 영역(123)은, 소오스 영역(121)과 이격되어 형성될 수 있다. 채널 영역(123)의 길이는, 예를 들어, 소오스 영역(121)의 길이 보다 길 수 있다.
채널 영역(123)은, 예를 들어, 제1 도전형을 가질 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 채널 영역(121)은 n- 형의 도전형을 가질 수 있다.
도면에서, p+ 영역(122), 소오스 영역(121) 및 채널 영역(123)이 직사각형 형태인 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라, 각 영역들과 베이스 영역(120)이 만나는 경계면은 곡률을 가질 수도 있음은 물론이다.
베리어 영역(125)은, 베이스 영역(120) 내에 형성될 수 있다. 좀 더 구체적으로, 베리어 영역(125)은, 베이스 영역(120) 내에, 에피 층(110)의 표면(110s)에 형성될 수 있다.
도 2를 함께 참조하면, 베리어 영역(125)은 소오스 영역(121)과 채널 영역(123) 사이에 형성될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 베리어 영역(125)은 소오스 영역(121) 및 채널 영역(123)과 직접 접하도록 형성될 수 있다. 즉, 베리어 영역(125)의 일 영역은 소오스 영역(121)과 직접 접할 수 있다. 또한, 베리어 영역(125)의 타 영역은 채널 영역(123)과 직접 접할 수 있다.
베리어 영역(125)은, 소오스 영역(121)과 채널 영역(123)이 이격되어 형성됨으로 인해, 두 영역 사이에 생기는 영역으로 정의될 수 있다. 예를 들어, 베리어 영역(125)은, 베이스 영역(120)의 일부일 수 있다.
베리어 영역(125)은, 베이스 영역(120)과 실질적으로 동일한 물질을 포함할 수 있다. 베리어 영역(125)은, 제2 도전형을 가질 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 베리어 영역(125)은 p- 형의 도전형을 가질 수 있다. 베리어 영역(125)의 불순물 농도는, 예를 들어, 베이스 영역(120)의 불순물 농도와 실질적으로 동일할 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 채널 영역(123)과 소오스 영역(121) 사이에 베리어 영역(125)을 포함함으로써, 펀치-쓰루(Punch-Through) 현상을 감소시킬 수 있다.
다시 말해서, 본 발명의 기술적 사상에 따른 반도체 장치는, 베리어 영역(125)을 통해 반도체 장치의 동작 안정성을 확보할 수 있다.
다시 도 1을 참조하면, 게이트 트렌치(130T)는 에피 층(110) 내에 형성될 수 있다. 게이트 트렌치(130T)의 바닥면 및 양 측벽은, 에피 층(110)에 의해 정의될 수 있다. 도면에서 게이트 트렌치(130T)의 양 측벽이, 기판(100)의 제1 면(100U)에 대해 기울기를 갖는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 트렌치(130T)의 양 측벽은, 기판(100)의 제1 면(100U)에 대해 수직일 수도 있다.
게이트 트렌치(130T)는, 베이스 영역(120)과 이격되어 형성될 수 있다.
게이트 전극(130)은 제1 게이트 전극 부분(130a)과 제2 게이트 전극 부분(130b)을 포함할 수 있다.
제1 게이트 전극 부분(130a)은, 에피 층(110)의 상면 상에, 소오스 영역(121)의 적어도 일부, 베리어 영역(125) 및 채널 영역(123)과 중첩되도록 형성될 수 있다. 제2 게이트 전극 부분(130b)은, 게이트 트렌치(130T)를 채우도록 형성될 수 있다.
게이트 전극(130)은 도전성 물질을 포함할 수 있다. 게이트 전극(130)은 단일층으로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(130)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(130)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다.
게이트 절연막(131)은 에피 층(110)과 게이트 전극(130) 사이에 형성될 수 있다. 다시 말해서, 게이트 절연막(131)은 게이트 트렌치(130T)의 양 측벽 및 바닥면을 따라 형성될 수 있다. 또한, 게이트 절연막(131)은, 에피 층(110) 및 베이스 영역(120)과 게이트 전극(130) 사이에, 게이트 전극(130)을 감싸는 형태로 형성될 수 있다.
게이트 절연막(131)의 일부는 에피 층(110)의 상면 상에, 베이스 영역(120)의 일부와 중첩되도록 형성될 수 있다. 구체적으로, 게이트 절연막(131)의 일부는, 에피 층(110) 상면 상에, 소오스 영역(121)의 일부, 베리어 영역(125) 및 채널 영역(123)과 중첩되도록 형성될 수 있다.
도면에서, 게이트 절연막(131)이 단일막인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 절연막(131)은 계면막 및 고유전율 절연막을 포함할 수도 있다.
게이트 절연막(131)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연막(131)은, 에피 층(110)에 포함되는 물질에 따라 계면막을 포함하지 않을 수도 있다. 이 경우, 게이트 절연막(131)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
제2 게이트 전극 부분(130b)을 기준으로, 소오스 영역(121)은, 채널 영역(123), 및 베리어 영역(125) 보다 멀리 형성될 수 있다. 제2 게이트 전극 부분(130b)으로부터 소오스 영역(121)이 이격되는 거리(Ds)는, 제2 게이트 전극 부분(130b)으로부터 베리어 영역(125)이 이격되는 거리(Db) 및 제2 게이트 전극 부분(130b)으로부터 채널 영역(123)이 이격되는 거리(Dch) 보다 클 수 있다.
제2 게이트 전극 부분(130b)을 기준으로, 베리어 영역(125)은, 채널 영역(123) 보다 멀리 형성될 수 있다. 제2 게이트 전극 부분(130b)을 기준으로, 베리어 영역(125)은, 소오스 영역(121) 보다 가깝게 형성될 수 있다. 제2 게이트 전극 부분(130b)으로부터 베리어 영역(125)이 이격되는 거리(Db)는, 제2 게이트 전극 부분(130b)으로부터 채널 영역(123)이 이격되는 거리(Dch) 보다 클 수 있다. 제2 게이트 전극 부분(130b)으로부터 베리어 영역(125)이 이격되는 거리(Db)는, 제2 게이트 전극 부분(130b)으로부터 소오스 영역(121)이 이격되는 거리(Ds) 보다 작을 수 있다.
트렌치 바닥 도핑 영역(140)은 에피 층(110) 내에, 게이트 트렌치(130T)의 바닥면에 형성될 수 있다. 예를 들어, 트렌치 바닥 도핑 영역(140)은 제2 도전형을 가질 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 트렌치 바닥 도핑 영역(140)은 게이트 절연막(131)과 접하도록 형성될 수 있다.
도면에서, 트렌치 바닥 도핑 영역(140)이 직사각형 형태를 갖는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라 트렌치 바닥 도핑 영역(140)의 경계면들은 곡률을 가질 수 있음은 물론이다.
본 발명의 기술적 사상에 따른 반도체 장치는, 트렌치 바닥 도핑 영역(140)을 형성함으로써 게이트 트렌치(130T)의 바닥면 부분의 전기장을 완화하여, 반도체 장치의 강건성을 확보할 수 있다.
도면에서, 트렌치 바닥 도핑 영역(140)의 폭이 게이트 트렌치(130T)의 바닥면의 폭과 동일한 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라 트렌치 바닥 도핑 영역(140)의 폭은, 게이트 트렌치(130T)의 바닥면의 폭과 상이할 수도 있음은 물론이다.
소오스 전극(150)은 게이트 절연막(131)을 덮도록 형성될 수 있다. 소오스 전극(150)은 또한, 소오스 영역(121)의 일부와 접하도록 형성될 수 있다.
소오스 전극(150)은, 텅스텐을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 소오스 전극(150)은, 도전성 물질을 포함할 수 있다.
드레인 전극(160)은 기판(100)의 제2 면(100L) 상에 형성될 수 있다. 드레인 전극(160)은 도전성 물질을 포함할 수 있다.
이하에서, 도 1, 도 3 내지 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 명확성을 위해, 앞서 설명한 내용과 중복되는 사항은 생략한다.
도 3 내지 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 기판(100)의 제1 면(100U) 상에 에피 층(110)이 형성될 수 있다.
도 4를 참조하면, 에피 층(110) 내에 소오스 영역(121)이 형성될 수 있다. 소오스 영역(121)은 마스크 패턴(M1)을 이용한 도핑 공정을 통해 형성될 수 있다.
구체적으로, 에피 층(110) 상에, 감광막((photoresist, PR)을 덮고, 사진 식각 공정을 통해 마스크 패턴(M1)을 형성할 수 있다.
감광막은 단일층일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
즉, 감광막은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 반사 방지층을 포함할 수 있다. 반사 방지층은 예를 들어, BARC(Bottom Anti-Reflective Coating) 또는 dBARC(developable Bottom Anti-Reflective Coating)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
감광막 형성 후, 포토 공정을 통해 마스크 패턴(M1)을 형성하기 위한 감광막 패턴을 형성할 수 있다. 이 때 감광막 패턴은, 소오스 영역(121)이 형성될 영역 상에는 형성되지 않을 수 있으나, 소오스 영역(121)이 형성되지 않을 영역 상에는 형성되어 있을 수 있다.
마스크 패턴(M1)은, 감광막 패턴를 식각 마스크로 사용하여, 마스크 막을 제거하여 패터닝될 수 있다. 마스크 패턴(M1) 형성 후, 감광막 패턴는 제거될 수 있다.
소오스 영역(121)이 형성될 영역 만을 노출시키는 마스크 패턴(M1)에 의해, 도핑 공정 시, 불순물들은 소오스 영역(121)이 형성될 영역에만 주입될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 소오스 영역(121)에 주입되는 불순물들은 5가 이온일 수 있다.
소오스 영역(121)을 형성하기 위한 도핑 공정 후, 마스크 패턴(M1)은 제거될 수 있다.
도 5를 참조하면, 에피 층(110) 내에 p+ 영역(122)이 형성될 수 있다. p+ 영역(122)은 마스크 패턴(M2)을 이용한 도핑 공정을 통해 형성될 수 있다. 도핑 공정 시 p+ 영역(122)에 주입되는 불순물들은, 예를 들어 3가 이온일 수 있다. 마스크 패턴(M1)은, M1과 실질적으로 동일한 공정을 통해 형성될 수 있다.
p+ 영역(122)을 형성하기 위한 도핑 공정 후, 마스크 패턴(M2)은 제거될 수 있다.
도 6을 참조하면, 에피 층(110) 내에 베이스 영역(120)이 형성될 수 있다. 베이스 영역(120)은 마스크를 이용한 도핑 공정을 통해 형성될 수 있다.
도 7을 참조하면, 베이스 영역(120) 내에 채널 영역(123) 및 베리어 영역(125)이 형성될 수 있다.
채널 영역(123)은 마스크 패턴(M3)을 이용한 도핑 공정을 통해 형성될 수 있다. 마스크 패턴(M3)은, M1 및 M2와 실질적으로 동일한 공정을 통해 형성될 수 있다.
채널 영역(123)이 소오스 영역(121)과 이격되도록 마스크 패턴(M3)이 형성됨에 따라, 불순물이 주입되지 않는 소오스 영역(121)과 채널 영역(123) 사이의 영역은, 베이스 영역(120)과 동일한 도전형 및 불순물 농도를 유지하게 될 수 있다. 즉, 도핑 공정 등과 같은 별도의 공정 없이, 채널 영역(123)의 도핑 공정 과정에서 베리어 영역(125)이 형성될 수 있다. 베리어 영역(125)의 폭, 다시 말해서, 소오스 영역(121)과 채널 영역(123)이 이격되는 사이의 폭은, 마스크 패턴에 의해 결정될 수 있다.
도 8을 참조하면, 에피 층(110) 내에 게이트 트렌치(130T)가 형성될 수 있다. 게이트 트렌치(130T)는 사진 및 식각 공정을 통해 형성될 수 있다.
구체적으로, 에피 층(110) 및 베이스 영역(120) 상에 감광막을 덮고, 사진 식각 공정을 통해 마스크 패턴을 형성할 수 있다. 마스크 패턴은 게이트 트렌치(130T)가 형성될 영역을 노출시키고, 형성되지 않을 영역은 노출되지 않도록 형성될 수 있다. 마스크 패턴을 식각 마스크로 하여, 식각 공정이 진행되어 게이트 트렌치(130T)가 형성될 수 있다. 게이트 트렌치(130T) 형성 후, 마스크 패턴은 제거될 수 있다.
도 9를 참조하면, 트렌치 바닥 도핑 영역(140)이 형성될 수 있다. 트렌치 바닥 도핑 영역(140)은, 예를 들어, 별도의 마스크 없이, 게이트 트렌치(130T)의 바닥 부분에 대한 도핑 공정을 통해 형성될 수 있다.
다시 도 1을 참조하면, 도 9까지의 공정이 진행된 후, 게이트 절연막(131), 게이트 전극(130), 소오스 전극(150) 및 드레인 전극(160)이 형성될 수 있다.
이하에서, 도 10을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 10을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 121: 소오스 영역
123: 채널 영역 125: 베리어 영역

Claims (9)

  1. 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함하는 기판;
    상기 기판의 제1 면 상에 형성되고 제1 도전형을 갖는 에피 층;
    상기 에피 층 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 베이스 영역;
    상기 베이스 영역 내에 형성되고, 상기 제1 도전형을 갖는 소오스 영역;
    상기 베이스 영역 내에, 상기 소오스 영역과 이격되어 형성되고, 상기 제1 도전형을 갖는 채널 영역;
    상기 소오스 영역과 상기 채널 영역 사이에 형성되고, 상기 제2 도전형을 갖는 베리어 영역;
    상기 에피 층 내에, 상기 베이스 영역과 이격되어 형성되는 게이트 트렌치; 및
    상기 에피 층 내에, 상기 게이트 트렌치의 바닥면에 형성되고, 상기 제2 도전형을 갖는 트렌치 바닥 도핑 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 베리어 영역은, 상기 소오스 영역과 상기 채널 영역 사이에, 상기 소오스 영역 및 상기 채널 영역과 접하도록 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 베리어 영역은, 상기 베이스 영역과 동일한 불순물 농도를 갖는 반도체 장치.
  4. 제 1항에 있어서,
    상기 에피 층의 상면 상에 상기 베리어 영역 및 상기 채널 영역과 중첩되도록 형성되는 제1 게이트 전극 부분과, 상기 게이트 트렌치를 채우는 제2 게이트 전극 부분을 포함하는 게이트 전극을 더 포함하는 반도체 장치.
  5. 삭제
  6. 제 4항에 있어서,
    상기 제2 게이트 전극 부분으로부터 상기 베리어 영역이 이격되는 거리는, 상기 제2 게이트 전극 부분으로부터 상기 채널 영역이 이격되는 거리보다 큰 반도체 장치.
  7. 제 4항에 있어서,
    상기 제2 게이트 전극 부분으로부터 상기 소오스 영역이 이격되는 거리는, 상기 제2 게이트 전극 부분으로부터 상기 베리어 영역이 이격되는 거리보다 큰 반도체 장치.
  8. 제 1항에 있어서,
    상기 소오스 영역, 상기 채널 영역 및 상기 베리어 영역은, 상기 에피 층의 표면에 형성되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 기판의 제2 면 상에 형성되는 드레인 전극을 더 포함하는 반도체 장치.
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