KR20170043894A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20170043894A
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Abstract

원소 반도체 물질을 층간 절연막에 주입 또는 도핑하여 게이트 전극 및 게이트 스페이서의 프로파일을 조절할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에, 트렌치를 정의하는 게이트 스페이서, 상기 트렌치를 채우는 게이트 전극, 및 상기 기판 상에, 상기 게이트 스페이서를 감싸는 층간 절연막을 포함하고, 상기 층간 절연막의 적어도 일부는 게르마늄을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 원소 반도체 물질을 층간 절연막에 주입 또는 도핑하여 게이트 전극 및 게이트 스페이서의 프로파일을 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 원소 반도체 물질을 층간 절연막에 주입 또는 도핑하여 게이트 전극 및 게이트 스페이서의 프로파일을 조절할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 트렌치를 정의하는 게이트 스페이서, 상기 트렌치를 채우는 게이트 전극, 및 상기 기판 상에, 상기 게이트 스페이서를 감싸는 층간 절연막을 포함하고, 상기 층간 절연막의 적어도 일부는 게르마늄을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 트렌치의 폭은 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 트렌치의 폭은 감소한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 서로 간에 마주보는 제1 측벽 및 제2 측벽을 포함하고, 상기 게이트 전극의 바닥면에 대해, 상기 게이트 전극의 제1 측벽 및 상기 게이트 전극의 제2 측벽은 예각인 기울기를 갖는다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 서로 간에 마주보는 제1 측벽 및 제2 측벽을 포함하고, 상기 게이트 전극의 바닥면에 대해 상기 게이트 전극의 제1 측벽은 직각인 기울기를 갖고, 상기 게이트 전극의 바닥면에 대해 상기 게이트 전극의 제2 측벽은 예각인 기울기를 갖는다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막의 일부는 상기 게르마늄을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막은 하부와 상부를 포함하고, 상기 층간 절연막의 상부는 상기 게르마늄을 포함하고, 상기 층간 절연막의 하부는 상기 게르마늄을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막은 상기 기판으로부터 멀어짐에 따라 상기 게르마늄의 농도가 증가하는 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막의 상면과 상기 게이트 전극의 상면은 동일 평면 상에 놓인다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 돌출된 핀형 패턴을 더 포함하고, 상기 게이트 전극은 상기 핀형 패턴 상에서 상기 핀형 패턴과 교차한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극에 인접하여 형성되는 소오스/드레인 영역과, 상기 게이트 스페이서의 측벽 및 상기 소오스/드레인 영역의 상면을 따라서 연장되는 식각 정지막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막은 단일막이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에, 제1 트렌치를 정의하는 제1 게이트 스페이서, 상기 제2 영역의 상기 기판 상에, 제2 트렌치를 정의하는 제2 게이트 스페이서, 상기 기판 상에, 상기 제1 트렌치를 채우는 제1 게이트 전극, 상기 기판 상에, 상기 제2 트렌치를 채우는 제2 게이트 전극, 상기 기판 상에, 상기 제1 게이트 스페이서를 감싸는 제1 층간 절연막, 및 상기 기판 상에, 상기 제2 게이트 스페이서를 감싸는 제2 층간 절연막을 포함하고, 상기 제1 층간 절연막 및 상기 제2 층간 절연막 중 적어도 하나는 게르마늄을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연막은 상기 게르마늄을 포함하고, 상기 제2 층간 절연막은 상기 게르마늄을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 트렌치의 폭은 실질적으로 동일하고, 상기 제2 트렌치의 폭은 증가한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 트렌치의 폭은 감소하고, 상기 제2 트렌치의 폭은 증가한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연막 및 상기 제2 층간 절연막은 각각 하부와 상부를 포함하고, 상기 제1 층간 절연막의 상부 및 상기 제2 층간 절연막의 상부는 각각 상기 게르마늄을 포함하고, 상기 제1 층간 절연막의 하부 및 상기 제2 층간 절연막의 하부는 게르마늄을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연막의 상부의 두께는 상기 제2 층간 절연막의 상부의 두께보다 얇다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 트렌치의 폭은 실질적으로 동일하고, 상기 제2 트렌치의 폭은 감소한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연막의 상부에 포함되는 상기 게르마늄의 양은 상기 제2 층간 절연막의 상부에 포함되는 상기 게르마늄의 양보다 작다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 트렌치의 폭은 실질적으로 동일하고, 상기 제2 트렌치의 폭은 감소한다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 돌출된 제1 핀형 패턴 및 제2 핀형 패턴을 더 포함하고, 상기 제1 게이트 전극은 상기 제1 핀형 패턴과 교차하고, 상기 제2 게이트 전극은 상기 제2 핀형 패턴과 교차한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에, 제1 트렌치를 정의하는 제1 게이트 스페이서, 상기 제2 영역의 상기 기판 상에, 제2 트렌치를 정의하는 제2 게이트 스페이서, 상기 기판 상에, 상기 제1 트렌치를 채우는 제1 게이트 전극, 상기 기판 상에, 상기 제2 트렌치를 채우는 제2 게이트 전극, 및 상기 기판 상에, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서를 감싸는 층간 절연막을 포함하고, 상기 층간 절연막의 적어도 일부는 원소 반도체 물질을 포함하고, 상기 제1 트렌치의 바닥면에 대한 상기 제1 트렌치의 측벽의 기울기의 부호는, 상기 제2 트렌치의 바닥면에 대한 상기 제2 트렌치의 측벽의 기울기의 부호와 다르다.
본 발명의 몇몇 실시예에서, 상기 원소 반도체 물질은 게르마늄(Ge) 및 실리콘(Si) 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막의 일부는 상기 원소 반도체 물질을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역에서 상기 원소 반도체 물질을 포함하는 상기 층간 절연막의 두께는, 상기 제2 영역에서 상기 원소 반도체 물질을 포함하는 상기 층간 절연막의 두께와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 영역에서 상기 층간 절연막에 포함된 상기 원소 반도체 물질의 양은, 상기 제2 영역에서 상기 층간 절연막에 포함된 상기 원소 반도체 물질의 양과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 영역의 상기 기판 상에 형성되고, 상기 제1 게이트 전극과 인접하는 제3 게이트 전극과, 상기 제2 영역의 상기 기판 상에 형성되고, 상기 제2 게이트 전극과 인접하는 제4 게이트 전극을 더 포함하고, 상기 제1 게이트 전극의 바닥면 및 상기 제3 게이트 전극의 바닥면을 기준으로, 상기 제1 게이트 전극과 상기 제3 게이트 전극 사이의 이격된 거리는, 상기 제2 게이트 전극의 바닥면 및 상기 제4 게이트 전극의 바닥면을 기준으로, 상기 제2 게이트 전극과 상기 제4 게이트 전극 사이의 이격된 거리와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 영역에서 상기 게르마늄을 포함하는 상기 층간 절연막의 두께는, 상기 제2 영역에서 상기 게르마늄을 포함하는 상기 층간 절연막의 두께와 실질적으로 동일하다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 덮는 프리 층간 절연막을 형성하고, 상기 프리 층간 절연막 내에, 원소 반도체 물질을 주입하고, 상기 원소 반도체 물질을 주입한 후, 상기 프리 층간 절연막을 열처리하고, 상기 프리 층간 절연막을 평탄화하여, 상기 더미 게이트 전극의 상면을 노출시키는 층간 절연막을 형성한다.
본 발명의 몇몇 실시예에서, 상기 원소 반도체 물질은 게르마늄(Ge) 및 실리콘(Si) 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 열처리는 적어도 한번 이상 수행한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극을 제거하여, 트렌치를 형성하고, 상기 트렌치를 채우는 게이트 전극을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3a는 도 2에서 제1 게이트 전극을 제외한 제1 게이트 스페이서를 도시한 도면이다.
도 3b는 도 2에서, 제1 게이트 전극만을 분리하여 도시한 도면이다.
도 4는 도 3a의 scan line을 따라서 원소 반도체 물질의 농도를 개략적으로 도시한 도면이다.
도 5a 내지 도 5d는 도 1의 B - B를 따라서 절단한 단면도이다.
도 6a 및 도 6b는 원소 반도체 물질을 도핑에 따른 층간 절연막 및 게이트 스페이서 사이의 응력 관계를 설명하기 위한 도면들이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 14는 도 13의 C - C를 따라서 절단한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 17은 도 16의 A - A 및 D - D를 따라 절단한 단면도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 제1 층간 절연막 및 제2 층간 절연막 내의 원소 반도체 물질의 농도 프로파일을 개략적으로 도시한 도면이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24a 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6b를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3a는 도 2에서 제1 게이트 전극을 제외한 제1 게이트 스페이서를 도시한 도면이다. 도 3b는 도 2에서, 제1 게이트 전극만을 분리하여 도시한 도면이다. 도 4는 도 3a의 scan line을 따라서 원소 반도체 물질의 농도를 개략적으로 도시한 도면이다. 도 5a 내지 도 5d는 도 1의 B - B를 따라서 절단한 단면도이다. 도 6a 및 도 6b는 원소 반도체 물질을 도핑에 따른 층간 절연막 및 게이트 스페이서 사이의 응력 관계를 설명하기 위한 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
도 1 내지 도 5d를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 게이트 스페이서(131, 132)와, 제2 게이트 스페이서(231, 232)와, 제1 층간 절연막(180)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(110)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 핀형 패턴(110)은 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.
제1 핀형 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
제1 필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있을 수 있다. 이에 따라, 제1 핀형 패턴(110)의 상면은 제1 핀형 패턴(110)의 장변 측에 배치되는 제1 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 기판(100) 상의 제1 필드 절연막(105)에 의해 정의될 수 있다.
도 5a 및 도 5b에서, 제1 필드 절연막(105)에 의해 덮인 제1 핀형 패턴(110)의 측벽은 기판(100)의 상면에 대해 실질적으로 수직일 수 있다. 제1 필드 절연막(105)에 의해 덮인 제1 핀형 패턴(110)의 폭은 기판(100)의 상면으로부터 멀어지더라도 실질적으로 일정할 수 있다.
또한, 도 5c 및 도 5d에서, 제1 필드 절연막(105)에 의해 덮인 제1 핀형 패턴(110)의 측벽은 기판(100)의 상면에 대해 예각의 기울기를 가질 수 있다. 제1 필드 절연막(105)에 의해 덮인 제1 핀형 패턴(110)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 감소할 수 있다.
제1 필드 절연막(105)에 의해 덮인 제1 핀형 패턴(110)의 폭이 기판(100)의 상면으로부터 멀어짐에 따라 감소할 경우, 제1 핀형 패턴(110) 하부로의 누설 전류가 감소될 수 있다.
제1 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(120)은 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다.
제1 게이트 전극(120)은 서로 마주보는 제1 측벽(120a)와 제2 측벽(120c)를 포함할 수 있다. 제1 게이트 전극(120)은 제1 게이트 전극의 제1 측벽(120a) 및 제1 게이트 전극의 제2 측벽(120c)을 연결하고, 제1 핀형 패턴(110)의 상면을 따라 연장되는 바닥면(120b)를 포함할 수 있다.
제2 게이트 전극(220)은 제2 방향(Y1)으로 연장될 수 있다. 제2 게이트 전극(220)은 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다.
제2 게이트 전극(220)은 제1 게이트 전극(120)에 인접하여 형성될 수 있다. 제2 게이트 전극(220)과 제1 게이트 전극(120) 사이에 제1 핀형 패턴(110) 교차하는 다른 게이트 전극은 형성되지 않을 수 있다.
제2 게이트 전극(220)은 서로 마주보는 제1 측벽(220a)와 제2 측벽(220c)를 포함할 수 있다. 제2 게이트 전극(220)은 제2 게이트 전극의 제1 측벽(220a) 및 제2 게이트 전극의 제2 측벽(220c)을 연결하고, 제1 핀형 패턴(110)의 상면을 따라 연장되는 바닥면(220b)를 포함할 수 있다.
제1 게이트 전극(120)은 금속층(MG1, MG2)을 포함할 수 있다. 예를 들어, 제1 게이트 전극(120)은 도시한 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다.
예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, Ru, TiAl, TiAlN, TiAlC-N TaN, TiAlC, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함하거나, 이들의 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 게이트 전극(220)은 금속층(MG3, MG4)을 포함할 수 있다. 예를 들어, 제2 게이트 전극(220)은 도시한 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있다. 제3 금속층(MG3)은 일함수 조절을 하고, 제4 금속층(MG4)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제2 게이트 전극(220)은 제1 게이트 전극(120)과 유사할 수 있으므로, 이하 생략한다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(131, 132)는 기판(100) 상에 배치될 수 있다. 제1 게이트 스페이서(131, 132)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다.
제1 게이트 스페이서(131, 132)는 제1 게이트 전극의 제1 측벽(120a) 상에 배치되는 제1 일측 스페이서(131)와, 제1 게이트 전극의 제2 측벽(120c) 상에 배치되는 제1 타측 스페이서(132)를 포함할 수 있다.
제1 일측 스페이서(131) 및 제1 타측 스페이서(132)는 제1 트렌치(121)를 정의할 수 있다. 제1 트렌치의 제1 측벽(121a)은 제1 일측 스페이서(131)에 의해 정의되고, 제1 트렌치의 제2 측벽(121c)은 제1 타측 스페이서(132)에 의해 정의될 수 있다. 제1 트렌치의 바닥면(121b)은 제1 트렌치의 제1 측벽(121a) 및 제1 트렌치의 제2 측벽(121c)을 연결하여 정의될 수 있다.
제2 게이트 스페이서(231, 232)는 기판(100) 상에 배치될 수 있다. 제2 게이트 스페이서(231, 232)는 제2 게이트 전극(220)의 측벽 상에 배치될 수 있다.
제2 게이트 스페이서(231, 232)는 제2 게이트 전극의 제1 측벽(220a) 상에 배치되는 제2 일측 스페이서(231)와, 제2 게이트 전극의 제2 측벽(220c) 상에 배치되는 제2 타측 스페이서(232)를 포함할 수 있다.
제2 일측 스페이서(231) 및 제2 타측 스페이서(232)는 제2 트렌치(221)를 정의할 수 있다.
제1 게이트 전극(120)은 제1 게이트 스페이서(131, 132)에 의해 정의되는 제1 트렌치(121)를 채워 형성될 수 있다. 제2 게이트 전극(220)은 제2 게이트 스페이서(231, 232)에 의해 정의되는 제2 트렌치(221)를 채워 형성될 수 있다.
제1 게이트 스페이서(131, 132) 및 제2 게이트 스페이서(231, 232)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(125)은 제1 핀형 패턴(110)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 제1 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 형성될 수 있다.
제1 게이트 절연막(125)은 제1 게이트 전극(120)과 제1 필드 절연막(105) 사이에 배치될 수 있다. 제1 게이트 절연막(125)은 제1 트렌치(121)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 게이트 절연막(125)은 제1 게이트 스페이서(131, 132)와 제1 게이트 전극(120) 사이에 형성될 수 있다.
덧붙여, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에, 계면막(interfacial layer)(126)이 더 형성될 수 있다. 도시되지 않았지만, 도 2에서도, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에 계면막이 더 형성될 수 있다.
도 5b 및 도 5d에서, 계면막(126)이 제1 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
계면막(126)을 형성하는 방법에 따라, 계면막(126)은 제1 필드 절연막(105)의 상면을 따라서 연장될 수도 있다.
이하에서는, 설명의 편의성을 위해, 계면막(126)을 도시하지 않은 도면을 이용하여 설명한다.
제2 게이트 절연막(225)은 제1 핀형 패턴(110)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)은 제2 트렌치(221)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 게이트 절연막(225)은 제2 게이트 스페이서(231, 232)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)에 관한 설명은 제1 게이트 절연막(125)에 관한 설명과 유사할 수 있다.
제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 산화물을 중심으로 설명하였지만, 이와 달리, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(140)은 제1 게이트 전극(120) 및 제2 게이트 전극(220)에 인접하여 형성될 수 있다.
제1 소오스/드레인 영역(140)은 제1 핀형 패턴(110) 내에 형성된 불순물 영역으로 도시하였지만, 이에 제한되는 것은 아니다, 제1 소오스/드레인 영역(140)은 제1 핀형 패턴(110) 상 또는 제1 핀형 패턴(110) 내에 형성된 에피택셜층을 포함할 수 있다.
또한, 제1 소오스/드레인 영역(140)은 제1 핀형 패턴(110)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인 영역일 수도 있다.
제1 층간 절연막(180)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(180)은 제1 핀형 패턴(110)과, 제1 소오스/드레인 영역(140)과, 제1 필드 절연막(105)을 덮을 수 있다.
제1 층간 절연막(180)은 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 측벽을 감쌀 수 있다. 좀 더 구체적으로, 제1 층간 절연막(180)은 제1 게이트 스페이서(131, 132)의 외측벽 및 제2 게이트 스페이서(231, 232)의 외측벽을 감쌀 수 있다.
도 2에서, 제1 층간 절연막(180)의 상면은 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
예를 들어, 자기 정렬 컨택(Self Aligned Contact, SAC) 구조를 형성하기 위해, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 상면 상에 각각 캡핑 패턴이 형성될 경우, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면은 제1 층간 절연막(180)의 상면보다 낮을 수 있다.
제1 층간 절연막(180)은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(180)의 적어도 일부는 원소 반도체 물질을 포함할 수 있다. 예를 들어, 도 2에서 도시된 것과 같이, 제1 층간 절연막(180)의 일부는 원소 반도체 물질을 포함하고, 제1 층간 절연막(180)의 나머지는 원소 반도체 물질을 포함하지 않을 수 있다. 제1 층간 절연막(180)에 포함되는 원소 반도체 물질은 예를 들어, 실리콘(Si) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연막(180)은 원소 반도체 물질을 포함하는 상부(180b)와, 원소 반도체 물질을 포함하지 않는 하부(180a)를 포함할 수 있다.
다르게 설명하면, 제1 층간 절연막의 상부(180b)는 원소 반도체 물질이 주입되거나 도핑되어 있고, 제1 층간 절연막의 하부(180a)는 원소 반도체 물질이 주입되거나 도핑되어 있지 않을 수 있다. 상술하지 않았지만, 제조 방법을 고려할 때, 제1 게이트 스페이서(131, 132) 및 제2 게이트 스페이서(231, 232)는 제1 층간 절연막(180)에 포함된 원소 반도체 물질과 동일한 물질을 포함할 수도 있다.
도 4의 원소 반도체 물질의 농도 프로파일을 보면, 제1 층간 절연막(180)은 기판(100)으로부터 멀어짐에 따라 원소 반도체 물질의 농도가 증가하는 부분을 포함할 수 있다. 제1 층간 절연막의 상부(180b)는 기판(100)으로부터 멀어짐에 따라 원소 반도체 물질의 농도가 증가하는 부분을 포함할 수 있다.
다르게 말하면, 제1 층간 절연막(180)에 포함된 원소 반도체 물질의 농도 프로파일은 제1 층간 절연막(180)의 상면으로부터 멀어질수록 감소하는 영역을 포함할 수 있다.
도 4에서, 제1 층간 절연막(180)에 포함된 원소 반도체 물질의 농도는 제1 층간 절연막(180)의 상면에서 멀어짐에 따라 감소하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 층간 절연막(180)에 포함된 원소 반도체 물질의 농도가 가장 높은 부분이 제1 층간 절연막(180)의 상면이 아니라, 제1 층간 절연막(180)의 상면보다 기판(100)에 가까운 위치일 수도 있다.
덧붙여, 도 4에서, 제1 층간 절연막의 상부(180b)와 제1 층간 절연막의 하부(180a) 사이에서, 원소 반도체 물질의 농도가 급격히 감소하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 층간 절연막의 하부(180a)와 제1 층간 절연막의 상부(180b) 사이의 경계는 원소 반도체 물질의 농도가 측정 장비의 검출 한계(detection limit) 아래로 내려가는 부분일 수 있다. 따라서, 본 발명이 속하는 기술 분야의 통상의 기술자는 제1 층간 절연막의 상부(180b)와 제1 층간 절연막의 하부(180a) 사이의 경계를 구분할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연막(180)은 단일막일 수 있다. 원소 반도체 물질의 포함 여부를 제외하면, 제1 층간 절연막(180)은 단일막일 수 있다.
도 2 및 도 3a에서, 제1 일측 스페이서(131)에 의해 정의되는 제1 트렌치의 제1 측벽(121a)은 제1 트렌치의 바닥면(121b)에 대해 제1 각도(a1)의 기울기를 가질 수 있다. 제1 타측 스페이서(132)에 의해 정의되는 제1 트렌치의 제2 측벽(121c)은 제1 트렌치의 바닥면(121b)에 대해 제2 각도(a2)의 기울기를 가질 수 있다.
예를 들어, 제1 각도(a1) 및 제2 각도(a2)는 직각일 수 있다. 기판(100)의 상면 즉, 제1 트렌치의 바닥면(121b)으로부터 멀어짐에 따라, 제1 트렌치(121)의 폭은 실질적으로 동일할 수 있다.
도 2 및 도 3b에서, 제1 게이트 전극의 제1 측벽(120a)은 제1 게이트 전극의 바닥면(120b)에 대해 제3 각도(b1)의 기울기를 가질 수 있다. 제1 게이트 전극의 제2 측벽(120c)은 제1 게이트 전극의 바닥면(120b)에 대해 제4 각도(b2)의 기울기를 가질 수 있다.
제1 게이트 전극의 제1 측벽(120a)은 제1 일측 스페이서(131)의 측벽과 마주하고, 제1 게이트 전극의 제2 측벽(120c)은 제1 타측 스페이서(132)의 측벽과 마주하므로, 제3 각도(b1) 및 제4 각도(b2)는 제1 각도(a1) 및 제2 각도(a2)와 마찬가지로 직각일 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120)의 폭은 일정할 수 있다. 다시 말하면, 제1 게이트 전극의 바닥면(120b)으로부터 제1 게이트 전극(120)의 상면까지 이동함에 따라, 제1 게이트 전극(120)의 폭은 실질적으로 일정할 수 있다.
도시된 것과 달리, 제1 게이트 전극의 제1 측벽(120a) 및 제1 게이트 전극의 바닥면(120b)이 만나는 지점과, 제1 게이트 전극의 제2 측벽(120c) 및 제1 게이트 전극의 바닥면(120b)이 만나는 지점이 라운딩된 형상을 가지고 있다고 하여도, 본 발명이 속하는 기술 분야의 통상의 기술자는 제1 게이트 전극의 제1 측벽(120a)의 기울기 및 제1 게이트 전극의 제2 측벽(120c)의 기울기를 구할 수 있음은 자명하다.
제2 게이트 전극(220) 및 제2 트렌치(221)에 관한 설명은 제1 게이트 전극(120) 및 제1 트렌치(121)에 관한 설명과 실질적으로 유사하므로, 이하 생략한다.
제1 층간 절연막(180)에 원소 반도체 물질의 주입 또는 도핑을 통하여, 제1 게이트 스페이서(131, 132)의 기울기를 변화시키는 것에 대해, 도 6a 및 도 6b를 이용하여 설명한다.
예를 들어, 원소 반도체 물질을 포함하지 않은 제1 층간 절연막(180)은 인장 응력 특성을 가지고 있는 것으로 가정한다.
여기서, "인장 응력 특성"이라 함은 층간 절연막이 게이트 전극 또는 게이트 스페이서를 층간 절연막 쪽으로 당기는 응력을 가지고 있다는 것을 의미한다. 즉, 인장 응력 특성은 제1 힘(F1)의 방향으로 층간 절연막이 게이트 스페이서를 당기는 응력 특성일 수 있다.
이 후에 설명할 도 30에서와 같이, 더미 게이트 전극을 제거하게 되면, 제1 층간 절연막(180)은 제1 게이트 스페이서(131, 132)를 제1 힘(F1)으로 당기게 된다. 즉, 제1 게이트 스페이서(131, 132) 사이의 폭은 기판(100)에서 멀어짐에 따라 증가하게 된다.
하지만, 제1 층간 절연막(180)에 원소 반도체 물질을 주입 또는 도핑 시킴으로써, 더미 게이트 전극을 제거할 때, 제1 게이트 스페이서(131, 132) 사이의 폭이 기판(100)에서 멀어짐에 따라 증가하는 것을 방지할 수 있다.
좀 더 구체적으로, 제1 층간 절연막(180)에 원소 반도체 물질을 주입 또는 도핑시켜 준 후, 제1 층간 절연막(180)을 열처리(thermal treatment)한다. 제1 층간 절연막(180)의 열처리 공정 동안, 원소 반도체 물질은 산화되어 산화된 원소 반도체 물질이 형성되게 된다.
이 때, 산화된 원소 반도체 물질은 원소 반도체 물질보다 부피가 증가한다. 즉, 산화된 원소 반도체 물질의 부피 팽창으로 인해, 원소 반도체 물질을 포함하는 제1 층간 절연막(180) 부분은 제1 게이트 스페이서(131, 132)를 밀 수 있다. 즉, 산화된 원소 반도체 물질은 제1 게이트 스페이서(131, 132)를 제2 힘(F2)으로 밀게 된다.
원소 반도체 물질을 포함하지 않는 제1 층간 절연막의 하부(180a)는 제1 게이트 스페이서(131, 132)를 제1 힘(F1)으로 당기게 된다. 원소 반도체 물질을 포함하는 제1 층간 절연막의 상부(180b)는 제1 게이트 스페이서(131, 132)를 제3 힘(F2―F1)으로 밀게 된다.
따라서, 원소 반도체 물질을 포함하지 않는 제1 층간 절연막의 하부(180a)가 제1 게이트 스페이서(131, 132)를 당기는 힘과, 원소 반도체 물질을 포함하는 제1 층간 절연막의 상부(180b)가 제1 게이트 스페이서(131, 132)를 미는 힘을 조절함으로써, 제1 게이트 스페이서(131, 132)의 기울기, 즉 제1 트렌치(121)의 측벽의 기울기가 변할 수 있다.
다르게 설명하면, 인장 응력 특성을 갖는 제1 층간 절연막(180)에 원소 반도체 물질을 주입 또는 도핑 시킴으로써, 제1 층간 절연막의 상부(180b)의 응력 특성은 제1 층간 절연막의 하부(180a)의 응력 특성과 달리, 압축 응력 특성을 가질 수 있다.
제1 층간 절연막의 상부(180b)의 응력 특성 및 제1 층간 절연막의 하부(180a)의 응력 특성을 조절하여, 원소 반도체 물질을 포함하는 제1 층간 절연막(180)의 응력 특성은 중립(neutral) 응력 특성을 가질 수도 있고, 압축 응력 특성을 가질 수도 있고, 인장 응력 특성을 가질 수도 있다.
원소 반도체 물질을 포함하지 않은 제1 층간 절연막(180)이 중립 응력 특성을 가질 경우라 할지라도, 제1 힘(F1)을 제외하면 유사할 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121)의 폭 및 제2 트렌치(221)의 폭은 감소할 수 있다.
제1 일측 스페이서(131)에 의해 정의되는 제1 트렌치(121)의 측벽과, 제1 타측 스페이서(132)에 의해 정의되는 제1 트렌치(121)의 측벽은 각각 제1 트렌치(121)의 바닥면에 대해 예각인 기울기를 가질 수 있다.
제2 트렌치(221)에 관한 설명은 제1 트렌치(121)에 관한 설명과 실질적으로 유사할 수 있다.
제1 게이트 전극의 제1 측벽(120a) 및 제1 게이트 전극의 제2 측벽(120c)은 제1 게이트 전극의 바닥면(120b)에 대해 예각인 기울기를 가질 수 있다.
마찬가지로, 제2 게이트 전극의 제1 측벽(220a) 및 제2 게이트 전극의 제2 측벽(220c)은 제2 게이트 전극의 바닥면(220b)에 대해 예각인 기울기를 가질 수 있다.
이하의 설명에서, 트렌치의 측벽이 트렌치의 바닥면에 대해 예각의 기울기를 가질 경우, 트렌치의 측벽은 음의 기울기를 갖는 것으로 정의한다. 마찬가지로, 게이트 전극의 측벽이 게이트 전극의 바닥면에 대해 예각의 기울기를 가질 경우, 게이트 전극의 측벽은 음의 기울기를 갖는 것으로 정의한다.
도 7에서, 제1 게이트 전극의 제1 측벽(120a)과, 제1 게이트 전극의 제2 측벽(120c)과, 제2 게이트 전극의 제1 측벽(220a)과, 제2 게이트 전극의 제2 측벽(220c)은 각각 음의 기울기를 가질 수 있다. 즉, 제1 트렌치(121)의 측벽 및 제2 트렌치(221)의 측벽은 각각 음의 기울기를 가질 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121)의 폭 및 제2 트렌치(221)의 폭은 증가할 수 있다.
제1 일측 스페이서(131)에 의해 정의되는 제1 트렌치(121)의 측벽과, 제1 타측 스페이서(132)에 의해 정의되는 제1 트렌치(121)의 측벽은 각각 제1 트렌치(121)의 바닥면에 대해 둔각인 기울기를 가질 수 있다.
제2 트렌치(221)에 관한 설명은 제1 트렌치(121)에 관한 설명과 실질적으로 유사할 수 있다.
제1 게이트 전극의 제1 측벽(120a) 및 제1 게이트 전극의 제2 측벽(120c)은 제1 게이트 전극의 바닥면(120b)에 대해 둔각인 기울기를 가질 수 있다.
마찬가지로, 제2 게이트 전극의 제1 측벽(220a) 및 제2 게이트 전극의 제2 측벽(220c)은 제2 게이트 전극의 바닥면(220b)에 대해 둔각인 기울기를 가질 수 있다.
이하의 설명에서, 트렌치의 측벽이 트렌치의 바닥면에 대해 둔각의 기울기를 가질 경우, 트렌치의 측벽은 양의 기울기를 갖는 것으로 정의한다. 마찬가지로, 게이트 전극의 측벽이 게이트 전극의 바닥면에 대해 둔각의 기울기를 가질 경우, 게이트 전극의 측벽은 양의 기울기를 갖는 것으로 정의한다.
도 8에서, 제1 게이트 전극의 제1 측벽(120a)과, 제1 게이트 전극의 제2 측벽(120c)과, 제2 게이트 전극의 제1 측벽(220a)과, 제2 게이트 전극의 제2 측벽(220c)과, 제1 트렌치(121)의 측벽과, 제2 트렌치(221)의 측벽은 각각 양의 기울기를 가질 수 있다.
이하에서, 예를 들어, 제1 트렌치(121)의 측벽이 음의 기울기를 갖는 것과, 제1 트렌치(121)의 측벽이 직각인 것은 부호가 다른 것으로 정의한다. 마찬가지로, 제1 트렌치(121)의 측벽이 양의 기울기를 갖는 것과, 제1 트렌치(121)의 측벽이 직각인 것은 부호가 다른 것으로 정의한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연막(180)은 전체적으로 원소 반도체 물질을 포함할 수 있다.
제1 층간 절연막(180)에 포함되는 원소 반도체 물질의 농도 프로파일 및 양 등을 조절하여, 제1 층간 절연막(180)의 응력 특성을 조절할 수 있다. 이를 통해, 제1 게이트 스페이서(131, 132)의 기울기 또는 제1 게이트 전극의 측벽(120a, 120c)의 기울기를 조절할 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연막(180)은 제1 하부 층간 절연막(181)과 제1 상부 층간 절연막(182)을 포함할 수 있다.
제1 상부 층간 절연막(182)은 제1 하부 층간 절연막(181) 상에 형성될 수 있다. 즉, 기판(100) 상에, 제1 하부 층간 절연막(181) 및 제1 상부 층간 절연막(182)은 순차적으로 적층되어 있을 수 있다.
제1 상부 층간 절연막(182)의 상면은 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면 상에 놓일 수 있다.
제1 하부 층간 절연막(181)은 도 4와 같은 농도 프로파일을 갖는 원소 반도체 물질을 포함하지만, 제1 상부 층간 절연막(182)은 원소 반도체 물질을 포함하지 않을 수 있다.
제1 하부 층간 절연막(181)은 제1 상부 층간 절연막(182)과 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 층간 절연막(180)과 제1 소오스/드레인 영역(140) 사이의 식각 정지막(185)을 더 포함할 수 있다.
식각 정지막(185)은 제1 게이트 스페이서(131, 132)의 측벽과, 제2 게이트 스페이서(231, 232)와, 제1 소오스/드레인 영역(140)의 상면을 따라 연장될 수 있다.
식각 정지막(185)은 제1 층간 절연막(180)과 제1 게이트 스페이서(131, 132) 사이로 연장되고, 제1 층간 절연막(180)과 제2 게이트 스페이서(231, 232) 사이로 연장될 수 있다.
제1 게이트 스페이서(131, 132)의 측벽 및 제2 게이트 스페이서(231, 232)의 측벽을 따라 연장되는 식각 정지막(185)의 일부는 제1 층간 절연막의 상부(180b)의 상면의 높이까지 연장될 수 있다.
식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과 제1 게이트 전극(120) 사이 및, 제1 핀형 패턴(110)과 제2 게이트 전극(220) 사이에 형성된 채널층(115)을 더 포함할 수 있다.
채널층(115)는 제1 핀형 패턴(110)과 제1 게이트 절연막(125) 사이, 및 제1 핀형 패턴(110)과 제2 게이트 절연막(225)에 형성될 수 있다.
채널층(115)은 예를 들어, 제1 핀형 패턴(110)의 상면 상에 형성될 수 있다.
채널층(115)은 제1 핀형 패턴(110)을 이루는 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 경우, 채널층(115)은 실리콘보다 격자 상수가 큰 실리콘 게르마늄을 포함할 수 있다.
이와 달리, 제1 핀형 패턴(110)이 예를 들어, 실리콘 게르마늄 핀형 패턴일 경우, 채널층(115)은 제1 핀형 패턴(110)에 포함된 실리콘 게르마늄보다 격자 상수가 큰 실리콘 게르마늄 또는 게르마늄을 포함할 수 있다. 또는, 채널층(115)은 실리콘 게르마늄보다 격자 상수가 작은 실리콘을 포함할 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 14는 도 13의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 핀형 패턴(310)과, 제3 게이트 전극(320)과, 제3 게이트 스페이서(331, 332)를 더 포함할 수 있다.
제2 핀형 패턴(310)은 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 패턴(310)은 제1 방향(X1)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(310)은 제1 방향(X1)으로 배열되어 있을 수 있다. 제1 핀형 패턴(110)의 단변(110b)과, 제2 핀형 패턴(310)의 단변(310b)은 서로 마주볼 수 있다.
제2 필드 절연막(106)은 제1 핀형 패턴(110)과 제2 핀형 패턴(310) 사이에 형성될 수 있다. 제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(310)의 단변(310b) 사이에 배치되는 제2 필드 절연막(106)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(310)의 상면과 동일 평면 상에 놓이거나, 높을 수 있다.
제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(310)의 단변(310b) 사이에 배치된 제2 필드 절연막(106)의 상면은 제1 핀형 패턴(110)의 장변(110a) 측에 배치되는 제1 필드 절연막(도 5a의 105)의 상면보다 높을 수 있다.
도 14에서, 제2 필드 절연막(106)의 상면은 평면인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 전극(120) 및 제3 게이트 전극(320) 사이의 제2 필드 절연막(106)의 상면의 적어도 일부는, 제1 게이트 전극(120)과 중첩되는 제2 필드 절연막(106)의 상면보다 리세스되어 있을 수 있다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제1 게이트 전극(120)의 일부는 제1 핀형 패턴(110)과 교차하고, 제1 게이트 전극(120)의 나머지는 제2 필드 절연막(106) 상에 형성될 수 있다. 즉, 제1 게이트 전극(120)은 제1 핀형 패턴(110)의 종단 부분에 형성될 수 있다.
제3 게이트 전극(320)은 제2 핀형 패턴(310) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제3 게이트 전극(320)의 일부는 제2 핀형 패턴(310)과 교차하고, 제3 게이트 전극(320)의 나머지는 제2 필드 절연막(106) 상에 형성될 수 있다. 즉, 제3 게이트 전극(320)은 제2 핀형 패턴(310)의 종단 부분에 형성될 수 있다.
제3 게이트 전극(320)은 서로 마주보는 제1 측벽(320a)와 제2 측벽(320c)를 포함할 수 있다. 제3 게이트 전극(320)은 제3 게이트 전극의 제1 측벽(320a) 및 제3 게이트 전극의 제2 측벽(320c)을 연결하고, 제2 핀형 패턴(310)의 상면 및 제2 필드 절연막(106)의 상면을 따라 연장되는 바닥면(320b)를 포함할 수 있다.
제3 게이트 전극(320)은 금속층(MG5, MG6)을 포함할 수 있다. 예를 들어, 제3 게이트 전극(320)은 도시한 것과 같이, 2층 이상의 금속층(MG5, MG6)이 적층될 수 있다.
제1 게이트 전극(120)과 제2 게이트 전극(220) 사이, 및 제1 게이트 전극(120)과 제3 게이트 전극(320) 사이에, 추가적인 게이트 전극이 형성되지 않을 수 있다. 즉, 제2 게이트 전극(220) 및 제3 게이트 전극(320)은 제1 게이트 전극(120)과 최인접한 게이트 전극일 수 있다.
제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)는 제1 게이트 전극(120)과 제3 게이트 전극(320) 사이의 거리(S2)와 다를 수 있다. 예를 들어, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)는 제1 게이트 전극(120)과 제3 게이트 전극(320) 사이의 거리(S2)보다 작을 수 있다.
제3 게이트 스페이서(331, 332)는 기판(100) 상에 형성된다. 제3 게이트 스페이서(331, 332)는 제3 게이트 전극(320)의 측벽 상에 배치될 수 있다.
제3 게이트 스페이서(331, 332)는 제3 게이트 전극의 제1 측벽(320a) 상에 배치되는 제3 일측 스페이서(331)와, 제3 게이트 전극의 제2 측벽(320c) 상에 배치되는 제3 타측 스페이서(332)를 포함할 수 있다.
제3 일측 스페이서(331) 및 제3 타측 스페이서(332)는 제3 트렌치(321)를 정의할 수 있다. 제3 게이트 전극(320)은 제3 게이트 스페이서(331, 332)에 의해 정의되는 제3 트렌치(321)를 채워 형성될 수 있다.
제3 게이트 절연막(325)은 제3 트렌치(321)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제3 게이트 전극(320)은 제3 게이트 절연막(325) 상에 형성될 수 있다.
제1 층간 절연막(180)은 제3 게이트 스페이서(331, 332)의 외측벽을 감쌀 수 있다. 제1 층간 절연막(180)의 상면은 제3 게이트 전극(320)의 상면과 동일 평면에 놓일 수 있다.
도 14에서, 제2 게이트 전극의 제1 측벽(220a) 및 제2 게이트 전극의 제2 측벽(220c)은 제2 게이트 전극의 바닥면(220b)에 대해 직각인 기울기를 가질 수 있다.
또한, 제1 게이트 전극의 제1 측벽(120a)보다 제2 게이트 전극(220)에 인접한 제1 게이트 전극의 제2 측벽(120c)도 제1 게이트 전극의 바닥면(120b)에 대해 직각인 기울기를 가질 수 있다.
하지만, 제1 게이트 전극의 제1 측벽(120a)은 제1 게이트 전극의 바닥면(120b)에 대해 예각인 기울기를 가질 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 거리(S1) 및 제1 게이트 전극(120) 및 제3 게이트 전극(320) 사이의 거리(S2)가 다르므로, 제1 게이트 전극의 제1 측벽(120a)의 기울기 및 제1 게이트 전극의 제2 측벽(120c)의 기울기가 다를 수 있다.
즉, 제1 일측 스페이서(131) 쪽에 형성된 제1 층간 절연막의 상부(180b)의 부피가, 제1 타측 스페이서(132) 쪽에 형성된 제1 층간 절연막의 상부(180b)의 부피와 다르기 때문에, 제1 게이트 전극의 제1 측벽(120a)의 기울기 및 제1 게이트 전극의 제2 측벽(120c)의 기울기가 다를 수 있다.
원소 반도체 물질을 포함하는 제1 층간 절연막의 상부(180b)의 부피가 클수록, 제1 층간 절연막의 상부(180b)가 제1 게이트 스페이서(131, 132)를 미는 힘이 커질 수 있다.
따라서, 제1 일측 스페이서(131) 및 제1 타측 스페이서(132)가 받는 응력이 달라짐으로써, 제1 트렌치(121)의 측벽의 기울기 부호가 달라질 수 있다.
도 14에서, 제1 게이트 전극(120)에 인접하는 제3 게이트 전극의 제2 측벽(320c)은 제3 게이트 전극의 바닥면(320b)에 대해 예각인 기울기를 가지고, 제3 게이트 전극의 제1 측벽(320a)은 제3 게이트 전극의 제2 측벽(320c)과 달리 직각인 기울기를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제3 게이트 전극의 바닥면(320b)에 대한 제3 게이트 전극의 제1 측벽(320a)의 기울기 및 제3 게이트 전극의 제2 측벽(320c)의 기울기는, 제3 일측 스페이서(331)에 인접하여 게이트 전극과 제3 게이트 전극(320) 사이의 거리에 따라 달라질 수 있다.
한편, 제1 핀형 패턴(110) 및 제2 핀형 패턴(310) 사이에, 제2 필드 절연막(106)이 형성되는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 제1 핀형 패턴(110)과 제2 핀형 패턴(310)이 하나의 핀형 패턴일 수 있음은 물론이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 및 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 필드 절연막(106)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(310)의 상면보다 낮을 수 있다.
이에 따라, 제1 게이트 전극(120)은 제2 필드 절연막(106)보다 위로 돌출된 제1 핀형 패턴(110)의 종단을 감싸도록 형성되고, 제3 게이트 전극(320)은 제2 필드 절연막(106)보다 위로 돌출된 제2 핀형 패턴(310)의 종단을 감싸도록 형성될 수 있다.
하지만, 도시된 것과 달리, 제1 핀형 패턴(110)의 단변(110b) 또는 제2 핀형 패턴(310)의 단변(310b)과 접하는 부분에서, 제2 필드 절연막(106)은 돌출부를 포함할 수 있다. 돌출부의 상면은 제1 핀형 패턴(110)의 상면 또는 제2 핀형 패턴(310)의 상면과 동일 평면 상에 있거나, 높을 수 있다.
도 14 및 도 15에서, 도시된 것과 달리, 제1 게이트 전극의 제1 측벽(120a)은 제1 게이트 전극의 바닥면(120b)에 대해 직각인 기울기를 가지고, 제1 게이트 전극의 제2 측벽(120c)은 제1 게이트 전극의 바닥면(120b)에 대해 둔각인 기울기를 가질 수 있다.
제1 층간 절연막의 상부(180b)에 포함된 원소 반도체 물질의 양 및/또는 농도 프로파일에 따라, 제1 층간 절연막의 상부(180b) 및 제1 층간 절연막의 하부(180a) 사이의 응력 관계가 조정될 수 있기 때문이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 17은 도 16의 A - A 및 D - D를 따라 절단한 단면도이다.
참고적으로, 도 17의 A - A를 따라서 절단한 단면도는 도 2와 유사한 도면을 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 설명의 편의를 위해, 도 1 내지 도 12을 이용하여 설명한 것과 중복되는 내용은 간략히 설명하거나 생략한다.
도 16 및 도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 게이트 스페이서(131, 132)와, 제2 게이트 스페이서(231, 232)와, 제3 핀형 패턴(410)과, 제4 게이트 전극(420)과, 제5 게이트 전극(520)과, 제4 게이트 스페이서(431, 432)와, 제5 게이트 스페이서(531, 532)와, 제1 층간 절연막(180)과, 제2 층간 절연막(480)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I)에, 제1 핀형 패턴(110)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 게이트 스페이서(131, 132)와, 제2 게이트 스페이서(231, 232)가 형성될 수 있다.
제1 영역(I)에, 제1 핀형 패턴(110)과 교차하는 제6 게이트 전극(170)이 더 형성될 수 있다. 제1 게이트 전극(120)은 제2 게이트 전극(220)과 제6 게이트 전극(170) 사이에 배치될 수 있다.
제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)은 제1 게이트 전극(120)과 제6 게이트 전극(170) 사이의 거리와 동일할 수 있다. 제6 게이트 전극(170)과 제1 게이트 전극(120) 사이에 제1 핀형 패턴(110) 교차하는 다른 게이트 전극은 형성되지 않을 수 있다.
제2 영역(II)에, 제3 핀형 패턴(410)과, 제4 게이트 전극(420)과, 제5 게이트 전극(520)과, 제4 게이트 스페이서(431, 432)와, 제5 게이트 스페이서(531, 532)가 형성될 수 있다.
제3 핀형 패턴(410)은 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(410)은 제3 방향(X2)을 따라서 길게 연장될 수 있다.
제4 게이트 전극(420)은 제4 방향(Y2)으로 연장될 수 있다. 제4 게이트 전극(420)은 제3 핀형 패턴(410) 상에, 제3 핀형 패턴(410)과 교차하도록 형성될 수 있다.
제4 게이트 전극(420)은 서로 마주보는 제1 측벽(420a)와 제2 측벽(420c)를 포함할 수 있다. 제4 게이트 전극(420)은 제4 게이트 전극의 제1 측벽(420a) 및 제4 게이트 전극의 제2 측벽(420c)을 연결하고, 제3 핀형 패턴(410)의 상면을 따라 연장되는 바닥면(420b)를 포함할 수 있다.
제5 게이트 전극(520)은 제4 방향(Y2)으로 연장될 수 있다. 제5 게이트 전극(520)은 제3 핀형 패턴(410) 상에, 제3 핀형 패턴(410)과 교차하도록 형성될 수 있다.
제5 게이트 전극(520)과 제4 게이트 전극(420) 사이에 제3 핀형 패턴(410) 교차하는 다른 게이트 전극은 형성되지 않을 수 있다.
제5 게이트 전극(520)은 서로 마주보는 제1 측벽(520a)와 제2 측벽(520c)를 포함할 수 있다. 제5 게이트 전극(520)은 제5 게이트 전극의 제1 측벽(520a) 및 제5 게이트 전극의 제2 측벽(520c)을 연결하고, 제3 핀형 패턴(410)의 상면을 따라 연장되는 바닥면(520b)를 포함할 수 있다.
제4 게이트 전극(420)은 금속층(MG7, MG8)을 포함할 수 있고, 제5 게이트 전극(520)은 금속층(MG9, MG10)을 포함할 수 있다. 도시된 것과 같이, 제4 게이트 전극(420) 및 제5 게이트 전극(520)은 2층 이상의 금속층이 적층될 수 있다.
제2 영역(II)에, 제3 핀형 패턴(410)과 교차하는 제7 게이트 전극(470)이 더 형성될 수 있다. 제4 게이트 전극(420)은 제5 게이트 전극(520)과 제7 게이트 전극(470) 사이에 배치될 수 있다.
제4 게이트 전극(420)과 제5 게이트 전극(520) 사이의 거리(S3)는 제4 게이트 전극(420)과 제7 게이트 전극(470) 사이의 거리와 동일할 수 있다. 제7 게이트 전극(470)과 제4 게이트 전극(420) 사이에 제3 핀형 패턴(410) 교차하는 다른 게이트 전극은 형성되지 않을 수 있다.
덧붙여, 도 16에서, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)는 제4 게이트 전극(420)과 제5 게이트 전극(520) 사이의 거리(S3)와 실질적으로 동일할 수 있다.
제4 게이트 스페이서(431, 432)는 기판(100) 상에 형성될 수 있다. 제4 게이트 스페이서(431, 432)는 제4 게이트 전극의 제1 측벽(420a) 상에 배치되는 제4 일측 스페이서(431)와, 제4 게이트 전극의 제2 측벽(420c) 상에 배치되는 제4 타측 스페이서(432)를 포함할 수 있다.
제4 일측 스페이서(431) 및 제4 타측 스페이서(432)는 제4 트렌치(421)를 정의할 수 있다.
제5 게이트 스페이서(531, 532)는 기판(100) 상에 형성될 수 있다. 제5 게이트 스페이서(531, 532)는 제5 게이트 전극의 제1 측벽(520a) 상에 배치되는 제5 일측 스페이서(531)와, 제5 게이트 전극의 제2 측벽(520c) 상에 배치되는 제5 타측 스페이서(532)를 포함할 수 있다.
제5 일측 스페이서(531) 및 제5 타측 스페이서(532)는 제5 트렌치(521)를 정의할 수 있다.
제4 게이트 절연막(425)은 제4 트렌치(421)의 측벽 및 바닥면을 따라서 형성되고, 제5 게이트 절연막(525)은 제5 트렌치(521)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 소오스/드레인 영역(440)은 제4 게이트 전극(420) 및 제5 게이트 전극(520)에 인접하여 형성될 수 있다.
제2 층간 절연막(480)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 층간 절연막(480)은 제4 게이트 스페이서(431, 432)의 외측벽 및 제5 게이트 스페이서(531, 532)의 외측벽을 감쌀 수 있다.
제2 층간 절연막(480)의 상면은 제4 게이트 전극(420)의 상면 및 제5 게이트 전극(520)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
이하의 설명에서, 제2 층간 절연막(480)은 제1 층간 절연막(180)과 동일한 물질을 포함하는 것으로 설명하지만, 이에 제한되는 것은 아니다.
제2 영역(II)에 형성된 제2 층간 절연막(480)은 제1 층간 절연막(180)과 달리, 원소 반도체 물질을 포함하지 않는다.
도 17에서, 제2 층간 절연막(480)과, 원소 반도체 물질을 포함하지 않는 제1 층간 절연막(180)(제1 층간 절연막의 하부(180a))은 예를 들어, 인장 응력 특성을 가질 수 있다.
이 때, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 트렌치(421)의 폭 및 제5 트렌치(521)의 폭은 증가할 수 있다.
제4 일측 스페이서(431)에 의해 정의되는 제4 트렌치(421)의 측벽과, 제4 타측 스페이서(432)에 의해 정의되는 제4 트렌치(421)의 측벽은 각각 제4 트렌치(421)의 바닥면에 대해 둔각인 기울기를 가질 수 있다.
제5 트렌치(521)에 관한 설명은 제4 트렌치(421)에 관한 설명과 실질적으로 유사할 수 있다.
제4 게이트 전극의 제1 측벽(420a) 및 제4 게이트 전극의 제2 측벽(420c)은 제4 게이트 전극의 바닥면(420b)에 대해 둔각인 기울기를 가질 수 있다.
제5 게이트 전극(520)에 관한 설명은 제4 게이트 전극(420)에 관한 설명과 실질적으로 유사할 수 있다.
제4 게이트 전극의 제1 측벽(420a)과, 제4 게이트 전극의 제2 측벽(420c)과, 제5 게이트 전극의 제1 측벽(520a)과, 제5 게이트 전극의 제2 측벽(520c)과, 제4 트렌치(421)의 측벽과, 제5 트렌치(521)의 측벽은 각각 양의 기울기를 가질 수 있다.
하지만, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121) 및 제2 트렌치(221)의 폭은 실질적으로 동일할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 일정할 수 있다.
즉, 제1 영역(I)에서, 제1 트렌치(121)의 측벽의 기울기의 부호는 제2 영역(II)에서 제4 트렌치(421)의 측벽의 기울기의 부호와 다를 수 있다.
한편, 상술한 것과 달리, 제2 층간 절연막(480)과, 원소 반도체 물질을 포함하지 않는 제1 층간 절연막(180)은 중성 응력 특성을 가질 수 있다.
이와 같은 경우, 도 17에서 도시된 것과 달리, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 트렌치(421) 및 제5 트렌치(521)의 폭은 실질적으로 동일할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 게이트 전극(420) 및 제5 게이트 전극(520)의 폭은 일정할 수 있다.
하지만, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121) 및 제2 트렌치(221)의 폭은 감소할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 감소할 수 있다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 및 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121)의 폭 및 제2 트렌치(221)의 폭은 감소할 수 있다.
또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 감소할 수 있다.
제1 일측 스페이서(131)에 의해 정의되는 제1 트렌치(121)의 측벽과, 제1 타측 스페이서(132)에 의해 정의되는 제1 트렌치(121)의 측벽은 각각 제1 트렌치(121)의 바닥면에 대해 예각인 기울기, 즉 음의 기울기를 가질 수 있다.
따라서, 제1 영역(I)에서, 제1 트렌치(121)의 측벽의 기울기의 부호는 제2 영역(II)에서 제4 트렌치(421)의 측벽의 기울기의 부호와 다를 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 및 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 19를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연막(480)의 적어도 일부는 원소 반도체 물질을 포함할 수 있다.
예를 들어, 도 19에서 도시된 것과 같이, 제2 층간 절연막(480)의 일부는 원소 반도체 물질을 포함하고, 제2 층간 절연막(480)의 나머지는 원소 반도체 물질을 포함하지 않을 수 있다.
제2 층간 절연막(480)은 원소 반도체 물질을 포함하는 상부(480b)와, 원소 반도체 물질을 포함하지 않는 하부(480a)를 포함할 수 있다.
제2 층간 절연막(480)에 포함된 원소 반도체 물질의 농도 프로파일은 도 4와 유사한 모양을 가질 수 있다.
하지만, 원소 반도체 물질을 포함하는 제1 층간 절연막의 상부(180b)의 두께(t1)과 제2 층간 절연막의 상부(480b)의 두께(t2)가 다를 수 있다.
예를 들어, 제1 층간 절연막의 상부(180b)의 두께(t1)과 제2 층간 절연막의 상부(480b)의 두께(t2)보다 얇을 수 있다.
제2 층간 절연막의 상부(480b)의 두께(t2)가 제1 층간 절연막의 상부(180b)의 두께(t1)보다 크기 때문에, 제2 층간 절연막의 상부(480b)의 부피는 제1 층간 절연막의 상부(180b)의 부피보다 클 수 있다.
따라서, 제2 층간 절연막(480)이 제4 게이트 스페이서(431, 432)를 미는 힘은 제1 층간 절연막(180)이 제1 게이트 스페이서(131, 132)를 미는 힘보다 클 수 있다.
이로 인하여, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121) 및 제2 트렌치(221)의 폭은 실질적으로 동일할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 일정할 수 있다.
하지만, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 트렌치(421) 및 제5 트렌치(521)의 폭은 좁아질 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 게이트 전극(420) 및 제5 게이트 전극(520)의 폭은 좁아질 수 있다.
즉, 제1 영역(I)에서, 제1 트렌치(121)의 측벽의 기울기의 부호는 제2 영역(II)에서 제4 트렌치(421)의 측벽의 기울기의 부호와 다를 수 있다.
한편, 도 19에서 도시된 것과 달리, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121) 및 제2 트렌치(221)의 폭은 증가하고, 제4 트렌치(421) 및 제5 트렌치(521)의 폭은 실질적으로 동일할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 증가하고, 제4 게이트 전극(420) 및 제5 게이트 전극(520)의 폭은 실질적으로 일정할 수 있다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 제1 층간 절연막 및 제2 층간 절연막 내의 원소 반도체 물질의 농도 프로파일을 개략적으로 도시한 도면이다. 설명의 편의상, 도 16 및 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 21의 그래프 (a)는 제1 층간 절연막 내의 원소 반도체 물질의 농도 프로파일을 나타내는 것이고, 도 21의 그래프 (b)는 제2 층간 절연막 내의 원소 반도체 물질의 농도 프로파일을 나타내는 것이다.
도 20 및 도 21을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연막(480)은 원소 반도체 물질을 포함하는 상부(480b)와, 원소 반도체 물질을 포함하지 않는 하부(480a)를 포함할 수 있다.
예를 들어, 원소 반도체 물질을 포함하는 제1 층간 절연막의 상부(180b)의 두께와 제2 층간 절연막의 상부(480b)의 두께는 실질적으로 동일할 수 있다.
하지만, 제1 층간 절연막의 상부(180b)에 포함된 원소 반도체 물질의 양은 제2 층간 절연막의 상부(480b)에 포함된 원소 반도체 물질의 양과 다를 수 있다. 예를 들어, 제1 층간 절연막의 상부(180b)에 포함된 원소 반도체 물질의 양은 제2 층간 절연막의 상부(480b)에 포함된 원소 반도체 물질의 양보다 작을 수 있다.
제2 층간 절연막의 상부(480b)의 두께와 제1 층간 절연막의 상부(180b)의 두께는 실질적으로 동일하기 때문에, 제2 층간 절연막의 상부(480b)의 부피와 제1 층간 절연막의 상부(180b)의 부피는 동일할 수 있다.
하지만, 제2 층간 절연막의 상부(480b)에 포함된 원소 반도체 물질의 양이 제1 층간 절연막의 상부(180b)에 포함된 원소 반도체 물질의 양보다 크기 때문에, 제2 층간 절연막의 상부(480b)는 제1 층간 절연막의 상부(180b)보다 큰 압축 응력 특성을 가질 수 있다.
따라서, 제2 층간 절연막(480)이 제4 게이트 스페이서(431, 432)를 미는 힘은 제1 층간 절연막(180)이 제1 게이트 스페이서(131, 132)를 미는 힘보다 클 수 있다.
이로 인해, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121) 및 제2 트렌치(221)의 폭은 실질적으로 일정하고, 제4 트렌치(421) 및 제5 트렌치(521)의 폭은 감소할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 실질적으로 일정하고, 제4 게이트 전극(420) 및 제5 게이트 전극(520)의 폭은 감소할 수 있다.
따라서, 제1 영역(I)에서, 제1 트렌치(121)의 측벽의 기울기의 부호는 제2 영역(II)에서 제4 트렌치(421)의 측벽의 기울기의 부호와 다를 수 있다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 및 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 22를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)는 제4 게이트 전극(420)과 제5 게이트 전극(520) 사이의 거리(S3)와 다를 수 있다.
예를 들어, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)는 제4 게이트 전극(420)과 제5 게이트 전극(520) 사이의 거리(S3)보다 작을 수 있다.
또한, 제2 층간 절연막(480)은 원소 반도체 물질을 포함하는 상부(480b)와, 원소 반도체 물질을 포함하지 않는 하부(480a)를 포함할 수 있다. 예를 들어, 원소 반도체 물질을 포함하는 제1 층간 절연막의 상부(180b)의 두께(t1)와 제2 층간 절연막의 상부(480b)의 두께(t2)는 실질적으로 동일할 수 있다.
제2 층간 절연막(480)에 포함된 원소 반도체 물질의 농도 프로파일은 제2 층간 절연막(480)에 포함된 원소 반도체 물질의 농도 프로파일과 유사할 수 있다.
이 때, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 거리(S1)는 제4 게이트 전극(420)과 제5 게이트 전극(520) 사이의 거리(S3)보다 작기 때문에, 제2 층간 절연막의 상부(480b)의 부피는 제1 층간 절연막의 상부(180b)의 부피보다 클 수 있다.
따라서, 제2 층간 절연막(480)이 제4 게이트 스페이서(431, 432)를 미는 힘은 제1 층간 절연막(180)이 제1 게이트 스페이서(131, 132)를 미는 힘보다 클 수 있다.
이로 인해, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 트렌치(121) 및 제2 트렌치(221)의 폭은 실질적으로 일정하고, 제4 트렌치(421) 및 제5 트렌치(521)의 폭은 감소할 수 있다. 또한, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 폭은 실질적으로 일정하고, 제4 게이트 전극(420) 및 제5 게이트 전극(520)의 폭은 감소할 수 있다.
따라서, 제1 영역(I)에서, 제1 트렌치(121)의 측벽의 기울기의 부호는 제2 영역(II)에서 제4 트렌치(421)의 측벽의 기울기의 부호와 다를 수 있다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부막(670)과, 제3 층간 절연막(680)과, 도전성 배선(620)을 포함할 수 있다.
하부막(670)은 기판(100) 상에 형성된다. 하부막(670)은 예를 들어, 트랜지스터, 다이오드 등과 같은 회로 소자 패턴과, 회로 소자 패턴을 전기적으로 연결하는 배선 패턴을 포함할 수 있다.
제3 층간 절연막(680)은 하부막(670) 상에 형성될 수 있다. 제3 층간 절연막(680)은 제6 트렌치(620t)를 포함할 수 있다. 제3 층간 절연막(680)은 저유전율 물질을 포함할 수 있다.
제3 층간 절연막(680)은 원소 반도체 물질을 포함하는 상부(680b)와 하부(680a)를 포함할 수 있다.
배리어막(622)는 제6 트렌치(620t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
도전성 배선(620)은 배리어막(622) 상에 형성된다. 도전성 배선(620)은 제6 트렌치(620t)를 채울 수 있다.
도 24a 내지 도 31는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 24b는 도 24a의 E - E를 따라서 절단한 단면도이다.
도 24a 및 도 24b를 참고하면, 기판(100) 상에 제1 핀형 패턴(110)을 형성할 수 있다. 제1 핀형 패턴(110)은 일방향을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110)은 장변(110a)와 단변(110b)를 포함할 수 있다.
기판(100) 상에, 제1 및 제2 필드 절연막(105, 106)을 형성할 수 있다. 제1 필드 절연막(105)는 제1 핀형 패턴(110)의 장변(110a) 부분에 형성되고, 제2 필드 절연막(106)은 제1 핀형 패턴(110)의 단변(110b) 부분에 형성될 수 있다.
제1 및 제2 필드 절연막(105, 106)은 제1 핀형 패턴(110)의 일부를 감쌀 수 있다. 즉, 제1 핀형 패턴(110)은 제1 및 제2 필드 절연막(105, 106)의 상면보다 위로 돌출된 부분을 포함할 수 있다.
이어지는 설명은 도 24a의 E - E를 따라서 절단한 단면도를 이용하여 설명한다.
도 25를 참고하면, 마스크 패턴(2001)을 이용하여 식각 공정을 진행하여, 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 전극(120p)과 제2 더미 게이트 전극(220p)을 형성할 수 있다.
또한, 제1 더미 게이트 절연막(125p)은 제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 형성되고, 제2 더미 게이트 절연막(225p)은 제2 더미 게이트 전극(220p)과 제1 핀형 패턴(110) 사이에 형성될 수 있다.
예를 들어, 제1 및 제2 더미 게이트 절연막(125p, 225p)은 실리콘 산화막일 수 있고, 제1 및 제2 더미 게이트 전극(120p, 220p)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(120p)의 측벽 상에, 제1 프리 스페이서(130p)를 형성하고, 제2 더미 게이트 전극(220p)의 측벽 상에, 제2 프리 스페이서(230p)를 형성할 수 있다.
도 26을 참고하면, 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)와 교차되지 않은 제1 핀형 패턴(110) 내에, 제1 소오스/드레인 영역(140)이 형성될 수 있다.
이어서, 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)을 덮는 프리 층간 절연막(180p)이 형성될 수 있다. 프리 층간 절연막(180p)은 마스크 패턴(2001)의 상면을 덮고 있을 수 있다.
도 27을 참고하면, 프리 층간 절연막(180p) 내에, 원소 반도체 물질이 주입될 수 있다.
주입 공정(10)은 예를 들어, 이온 주입 공정, 플라즈마 도핑 공정, 이머젼(immersion) 레이저 도핑 공정 등이 있을 수 있지만, 이에 제한되는 것은 아니다. 즉, 프리 층간 절연막(180) 내에 원소 반도체 물질을 주입할 수 있는 방법은 주입 공정(10)으로 사용될 수 있다.
예를 들어, 주입 공정(10)으로 이온 주입 공정을 사용할 경우, 주입되는 도오즈(dose) 양을 조절하거나, 주입되는 깊이를 조절할 수 있다. 주입되는 도오즈(dose) 양 또는 주입되는 깊이의 조절을 통해, 도 2의 제1 층간 절연막의 상부(180b)의 두께가 조절되거나, 또는 제1 층간 절연막의 상부(180b)에 포함되는 원소 반도체 물질 양이 조절될 수 있다.
도 28을 참고하면, 프리 층간 절연막(180p)이 열처리될 수 있다. 열처리 공정을 통해, 프리 층간 절연막(180p) 내에 주입된 원소 반도체 물질은 산화될 수 있다.
열처리 공정은 적어도 한번 이상 수행될 수 있다. 열처리 공정의 방법은 자외선을 이용하거나, 플라즈마를 이용하거나, 직접 열을 이용하거나, 레이저 등을 이용할 수 있지만, 이에 제한되는 것은 아니다.
도 29를 참고하면, 제1 및 제2 더미 게이트 전극(120p, 220p)의 상면이 노출될 때까지, 프리 층간 절연막(180p)은 평탄화될 수 있다.
이를 통해, 제1 및 제2 더미 게이트 전극(120p, 220p)을 노출시키는 제1 층간 절연막(180)이 형성될 수 있다. 또한, 제1 및 제2 더미 게이트 전극(120p, 220p)이 노출될 때, 제1 및 제2 더미 게이트 전극(120p, 220p)의 측벽 상에 제1 게이트 스페이서(131, 132) 및 제2 게이트 스페이서(231, 232)가 형성될 수 있다.
제1 층간 절연막(180)은 원소 반도체 물질을 포함하는 상부(180b)와, 원소 반도체 물질을 포함하지 않는 하부(180a)를 포함할 수 있다.
도 30을 참고하면, 제1 및 제2 더미 게이트 전극(120p, 220p) 및 제1 및 제2 더미 게이트 절연막(125p, 225p)가 제거될 수 있다.
이를 통해, 제1 게이트 스페이서(131, 132)에 의해 정의되는 제1 트렌치(121)와, 제2 게이트 스페이서(231, 232)에 의해 정의되는 제2 트렌치(221)가 형성될 수 있다.
도 31을 참고하면, 제1 트렌치(121)를 채우는 제1 게이트 전극(120)과, 제2 트렌치(221)가 형성될 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 32를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 106: 필드 절연막
110, 310, 410: 핀형 패턴 120, 220, 320, 420, 520: 게이트 전극
180, 480: 층간 절연막
131, 132, 231, 232, 331, 332, 431, 432, 531, 532: 게이트 스페이서

Claims (20)

  1. 기판 상에, 트렌치를 정의하는 게이트 스페이서;
    상기 트렌치를 채우는 게이트 전극; 및
    상기 기판 상에, 상기 게이트 스페이서를 감싸는 층간 절연막을 포함하고,
    상기 층간 절연막의 적어도 일부는 게르마늄을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판의 상면으로부터 멀어짐에 따라, 상기 트렌치의 폭은 실질적으로 동일한 반도체 장치.
  3. 제1 항에 있어서,
    상기 기판의 상면으로부터 멀어짐에 따라, 상기 트렌치의 폭은 감소하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 전극은 서로 간에 마주보는 제1 측벽 및 제2 측벽을 포함하고,
    상기 게이트 전극의 바닥면에 대해 상기 게이트 전극의 제1 측벽은 직각인 기울기를 갖고,
    상기 게이트 전극의 바닥면에 대해 상기 게이트 전극의 제2 측벽은 예각인 기울기를 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 층간 절연막의 일부는 상기 게르마늄을 비포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 층간 절연막은 상기 기판으로부터 멀어짐에 따라 상기 게르마늄의 농도가 증가하는 부분을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판으로부터 돌출된 핀형 패턴을 더 포함하고,
    상기 게이트 전극은 상기 핀형 패턴 상에서 상기 핀형 패턴과 교차하는 반도체 장치.
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 트렌치를 정의하는 제1 게이트 스페이서;
    상기 제2 영역의 상기 기판 상에, 제2 트렌치를 정의하는 제2 게이트 스페이서;
    상기 기판 상에, 상기 제1 트렌치를 채우는 제1 게이트 전극;
    상기 기판 상에, 상기 제2 트렌치를 채우는 제2 게이트 전극;
    상기 기판 상에, 상기 제1 게이트 스페이서를 감싸는 제1 층간 절연막; 및
    상기 기판 상에, 상기 제2 게이트 스페이서를 감싸는 제2 층간 절연막을 포함하고,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막 중 적어도 하나는 게르마늄을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 층간 절연막은 상기 게르마늄을 포함하고, 상기 제2 층간 절연막은 상기 게르마늄을 비포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 기판의 상면으로부터 멀어짐에 따라,
    상기 제1 트렌치의 폭은 실질적으로 동일하고, 상기 제2 트렌치의 폭은 증가하는 반도체 장치.
  11. 제8 항에 있어서,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막은 각각 하부와 상부를 포함하고,
    상기 제1 층간 절연막의 상부 및 상기 제2 층간 절연막의 상부는 각각 상기 게르마늄을 포함하고,
    상기 제1 층간 절연막의 하부 및 상기 제2 층간 절연막의 하부는 게르마늄을 비포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 층간 절연막의 상부의 두께는 상기 제2 층간 절연막의 상부의 두께보다 얇은 반도체 장치.
  13. 제12 항에 있어서,
    상기 기판의 상면으로부터 멀어짐에 따라,
    상기 제1 트렌치의 폭은 실질적으로 동일하고, 상기 제2 트렌치의 폭은 감소하는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 층간 절연막의 상부에 포함되는 상기 게르마늄의 양은 상기 제2 층간 절연막의 상부에 포함되는 상기 게르마늄의 양보다 작은 반도체 장치.
  15. 제14 항에 있어서,
    상기 기판의 상면으로부터 멀어짐에 따라,
    상기 제1 트렌치의 폭은 실질적으로 동일하고, 상기 제2 트렌치의 폭은 감소하는 반도체 장치.
  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 트렌치를 정의하는 제1 게이트 스페이서;
    상기 제2 영역의 상기 기판 상에, 제2 트렌치를 정의하는 제2 게이트 스페이서;
    상기 기판 상에, 상기 제1 트렌치를 채우는 제1 게이트 전극;
    상기 기판 상에, 상기 제2 트렌치를 채우는 제2 게이트 전극; 및
    상기 기판 상에, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서를 감싸는 층간 절연막을 포함하고,
    상기 층간 절연막의 적어도 일부는 원소 반도체 물질을 포함하고,
    상기 제1 트렌치의 바닥면에 대한 상기 제1 트렌치의 측벽의 기울기의 부호는, 상기 제2 트렌치의 바닥면에 대한 상기 제2 트렌치의 측벽의 기울기의 부호와 다른 반도체 장치.
  17. 제16 항에 있어서,
    상기 원소 반도체 물질은 게르마늄(Ge) 및 실리콘(Si) 중 적어도 하나를 포함하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 영역에서 상기 원소 반도체 물질을 포함하는 상기 층간 절연막의 두께는, 상기 제2 영역에서 상기 원소 반도체 물질을 포함하는 상기 층간 절연막의 두께와 다른 반도체 장치.
  19. 제16 항에 있어서,
    상기 제1 영역에서 상기 층간 절연막에 포함된 상기 원소 반도체 물질의 양은, 상기 제2 영역에서 상기 층간 절연막에 포함된 상기 원소 반도체 물질의 양과 다른 반도체 장치.
  20. 제16 항에 있어서,
    상기 제1 영역의 상기 기판 상에 형성되고, 상기 제1 게이트 전극과 인접하는 제3 게이트 전극과,
    상기 제2 영역의 상기 기판 상에 형성되고, 상기 제2 게이트 전극과 인접하는 제4 게이트 전극을 더 포함하고,
    상기 제1 게이트 전극의 바닥면 및 상기 제3 게이트 전극의 바닥면을 기준으로, 상기 제1 게이트 전극과 상기 제3 게이트 전극 사이의 이격된 거리는,
    상기 제2 게이트 전극의 바닥면 및 상기 제4 게이트 전극의 바닥면을 기준으로, 상기 제2 게이트 전극과 상기 제4 게이트 전극 사이의 이격된 거리와 다른 반도체 장치.
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