JP5685736B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本開示は、半導体装置及びその製造方法に関し、特に、高耐圧、大電流用に使用される半導体装置（パワー半導体デバイス）に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。ＳｉＣは、立方晶系の３Ｃ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、炭化珪素半導体装置を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。
ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属−絶縁体−半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor、以下「ＭＩＳＦＥＴ」）、金属−半導体電界効果トランジスタ（Metal Semiconductor Field Effect Transistor、以下「ＭＥＳＦＥＴ」）等の電界効果トランジスタがある。尚、金属−酸化物−半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor 、以下「ＭＯＳＦＥＴ」）は、ＭＩＳＦＥＴの一種である。
このようなスイッチング素子では、ゲート電極−ソース電極間に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
また、代表的な整流素子として、ショットキーダイオード及びｐｎダイオード等がある。これらは、大電流、高耐圧を実現する整流素子として期待されている。
ＳｉＣは、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有するので、ＳｉＣを用いたパワーデバイス（ＳｉＣパワーデバイス）では、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。従って、Ｓｉパワーデバイスと同一性能を実現させる場合、Ｓｉパワーデバイスよりも面積及び厚さを大幅に縮小することが可能となる。
ＭＩＳＦＥＴ等のパワーデバイスにおいて更なる大電流を流すためには、デバイス集積度を高くすることが有効である。このために、従来のプレーナゲート構造に代わるものとして、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案されている。トレンチゲート構造のＭＩＳＦＥＴでは、半導体層に形成されたトレンチの側面にチャネル領域が形成されるので、単位セル面積を低減させることでき、デバイス集積度を向上させることができる。
以下、トレンチゲート構造を有する縦型ＭＯＳＦＥＴである従来の半導体装置について説明する。
従来の半導体装置において、炭化珪素からなる基板上に、Ｎ型のドリフト領域及びＰ型のボディ領域を含む炭化珪素層が形成され、ボディ領域の表面の一部にＮ型のソース領域が形成されている。また、ソース領域及びボディ領域を貫通してドリフト領域に達するトレンチと、当該トレンチの側面及び底部を覆うゲート絶縁膜と、トレンチ内を埋め込みゲート絶縁膜上に位置するゲート電極が形成されている。炭化珪素層上には、ソース領域及びボディ領域に接するソース電極が設けられ、基板の裏面にはドレイン電極が設けられている。
このような縦型ＭＯＳＦＥＴにおいて、ソース・ドレイン間に高電圧が加わった場合、トレンチの底部に電界集中が生じやすく、これは、トレンチの底部のゲート絶縁膜が絶縁破壊される原因となる。この対策として、トレンチの底部にＰ型領域を形成することにより、トレンチ底部に加わる電界を緩和させることが提案されている。例えば、炭化珪素層にイオン注入によってＰ型領域を形成した後に、トレンチを形成する（特許文献１を参照）。
特開２００１−２６７５７０号公報 特開２００９−３３０３６号公報
しかしながら、特許文献１の方法の場合、Ｐ型領域とトレンチとのアライメントずれが発生しやすい。この結果、トレンチ底部の一方の端において、Ｐ型領域が形成されていない部分が生じ、当該部分に電界集中が発生して絶縁破壊する問題がある。また、トレンチ底部の他方の端では、トレンチ底部から基板の主面方向にＰ型領域がはみ出した状態となるので、当該部分のＰ型領域とボディ領域（Ｐ型）との間のドリフト領域（Ｎ型）において空乏化する範囲が増加する。この結果、寄生抵抗成分（Junction ＦＥＴ（ＪＦＥＴ）抵抗成分）が増加し、半導体装置のオン抵抗が増加する問題がある。尚、トレンチの底部にＰ型領域を確実に形成するために、トレンチの底部よりもＰ型領域を大きくしておくことは可能であるが、この場合、寄生抵抗成分が増加しやすくなる。
以上に鑑み、トレンチゲート構造を有する半導体装置において、アライメントずれによる電界集中及びオン抵抗増加を防止する技術について以下に説明する。
本開示の半導体装置の製造方法は、基板の主面に、第１導電型の第１の半導体領域を有する半導体層を形成する工程と、半導体層に、底部が第１の半導体領域内に位置するトレンチを形成する工程と、アニール処理により、トレンチの上部コーナー部の半導体層の一部をトレンチ底部上に移動させることで、トレンチの底部を覆う第２導電型のトレンチボトム不純物領域を形成する工程とを含む。
また、本開示の半導体装置は、基板と、基板の主面側に配置され、第１導電型の第１の半導体領域を有する半導体層と、半導体層に配置され、底部が第１の半導体領域内に位置するトレンチと、トレンチの底部を覆う第２導電型のトレンチボトム不純物領域とを備え、トレンチの上部周縁部における半導体層の上面は、トレンチの内側に向かって下方に傾斜している。
本開示の半導体装置及びその製造方法によると、トレンチの底部にずれなく不純物領域を形成することができる。これにより、アライメントずれによって生じる電界集中及びオン抵抗増加等を抑制できる。
図１（ａ）及び（ｂ）は、本開示の第１の実施形態の例示的半導体装置の構造を模式的に示す断面図及び平面図である。 図２（ａ）〜（ｄ）は、例示的半導体装置の製造方法を説明する図である。 図３（ａ）〜（ｃ）は、図２（ｄ）に続いて、例示的半導体装置の製造方法を説明する図である。 図４（ａ）及び（ｂ）は、本開示の第１の実施形態の変形例における半導体装置の構造を模式的に示す断面図及び平面図である。 図５（ａ）及び（ｂ）は、変形例の半導体装置の製造方法を説明する図である。 図６（ａ）〜（ｃ）は、図５（ｂ）に続いて、変形例の半導体装置の製造方法を説明する図である。 図７（ａ）〜（ｃ）は、図６（ｃ）に続いて、変形例の半導体装置の製造方法を説明する図である。 図８は、第１の実施形態の半導体装置における構造をダイオードに適用した例を模式的に示す断面図である。 図９（ａ）及び（ｂ）は、本開示の第２の実施形態の例示的半導体装置の構造を模式的に示す断面図及び平面図である。 図１０（ａ）〜（ｄ）は、例示的半導体装置の製造方法を説明する図である。 図１１（ａ）〜（ｃ）は、図１０（ｄ）に続いて、例示的半導体装置の製造方法を説明する図である。 図１２（ａ）及び（ｂ）は、本開示の第２の実施形態の変形例における半導体装置の構造を模式的に示す断面図及び平面図である。 図１３（ａ）及び（ｂ）は、変形例の半導体装置の製造方法を説明する図である。 図１４（ａ）〜（ｃ）は、図１３（ｂ）に続いて、変形例の半導体装置の製造方法を説明する図である。 図１５（ａ）〜（ｃ）は、図１４（ｃ）に続いて、変形例の半導体装置の製造方法を説明する図である。 図１６は、第２の実施形態における半導体装置の構造をダイオードに適用した例を模式的に示す断面図である。
従来、トレンチを形成した後に、トレンチの底部にイオン注入によってＰ型領域を形成することが提案されている（特許文献２を参照）。しかしながら、特許文献２の方法の場合、トレンチ形成後にトレンチの底部にイオン注入を行なうので、トレンチの壁面に、イオン注入ダメージ及び活性化アニールによる表面荒れ等が発生する。これは、チャネル移動度低下及びゲート絶縁膜の信頼性低下等の原因となる。
これに対し、本開示の半導体装置は、基板と、基板の主面側に配置され、第１導電型（例えばＮ型）の第１の半導体領域を有する半導体層と、半導体層に配置され、底部が第１の半導体領域内に位置するトレンチ（凹部）と、トレンチの底部を覆う第２導電型（例えばＰ型）のトレンチボトム不純物領域とを備え、トレンチの上部周縁部における半導体層の上面は、トレンチの内側に向かって下方に傾斜している。
後に説明する通り、トレンチボトム不純物領域は、アニール処理により、トレンチ上部コーナー部の半導体層（炭化珪素等）の一部をトレンチ底部に移動させることにより形成する。従って、トレンチボトム不純物領域は、トレンチ底部を覆うようにセルフアライメントにて形成され、トレンチの側面と、トレンチボトム不純物領域の側面とが一致するので、アライメントずれによる電界集中及びオン抵抗増加を防止できる。
より具体的な例として、半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴであっても良い。つまり、半導体層は、第１の半導体領域であるドリフト領域と、ドリフト領域上に配置された第２導電型のボディ領域と、ボディ領域上に配置された第１導電型の第２の半導体領域（ソース領域）とを有する。また、トレンチは、第２の半導体領域及びボディ領域を貫通し、ドリフト領域の内部にまで達している。トレンチの側面及びトレンチボトム不純物領域上を覆うゲート絶縁膜と、ゲート絶縁膜上であって、少なくともトレンチ内に配置されたゲート電極を更に備える。
また、少なくともボディ領域とゲート絶縁膜との間に形成された第１導電型のチャネル層を更に備えていても良い。チャネル層の不純物濃度は、ドリフト層の不純物濃度よりも高いことが好ましい。
このようなチャネル層を備えることにより、ボディ領域と、トレンチ底部に形成されたトレンチボトム不純物領域との間の第１導電型の領域が空乏化しにくくなるので、寄生抵抗成分（ＪＦＥＴ抵抗成分）の発生を抑制することができる。
また、本開示の半導体装置の製造方法は、基板の主面に、第１導電型の第１の半導体領域を有する半導体層を形成する工程と、半導体層に、半導体層を貫通し、底部が前記第１の半導体領域内に位置するトレンチを形成する工程と、アニール処理により、トレンチの上部コーナー部の半導体層の一部をトレンチ底部上に移動させることで、トレンチの底部を覆う第２導電型のトレンチボトム不純物領域を形成する工程とを含む。この際、例えば、第２導電型のドーパントガスを含む雰囲気中にてアニール処理を行なうか、又は、トレンチ上部コーナー部に第２導電型のトレンチトップ不純物領域を形成しておき、この一部をトレンチの底部に移動させることにより、第２導電型のトレンチボトム不純物領域が形成される。
このような製造方法によると、トレンチに対してセルフアライメントでトレンチボトム不純物領域を形成することができるので、アライメントずれの発生を抑制できると共に、アライメントずれに起因するによる電界集中及びオン抵抗増加等を防止又は抑制できる。
また、アニール処理を利用してトレンチボトム不純物領域を形成することができるので、トレンチの壁面にイオン注入によるダメージが入ることがない。また、イオン注入時の活性化アニールに比べて低い温度でトレンチボトム不純物領域を形成することができるので、イオン注入を行う場合に比べてトレンチ壁面の荒れを低減することができる。
より具体的には、半導体装置の製造方法において、半導体層は、第１の半導体領域である第１導電型のドリフト領域と、ドリフト領域上に配置された第２導電型のボディ領域と、ボディ領域の上部に配置された第１導電型の不純物領域とを有するように形成してもよい。更に、第１導電型の不純物領域上に、第２導電型のトレンチトップ不純物領域を形成しても良い。また、トレンチは、第２の半導体領域と、ボディ領域とを貫通し、ドリフト領域の内部にまで達するようにしてもよい。更に、トレンチボトム不純物領域を形成した後、トレンチの側面及びトレンチボトム不純物領域上を覆うゲート絶縁膜を形成する工程と、少なくともトレンチ内のゲート絶縁膜上にゲート電極を形成する工程とを更に備えていても良い。このようにして、例えばＭＩＳＦＥＴとなる半導体装置を製造することができる。
また、ゲート絶縁膜を形成する工程の前に、トレンチの側面の一部を構成するボディ領域の側面上に、第１導電型で且つドリフト層よりも不純物濃度の高いエピタキシャル層（チャネル層）を成長させる工程を更に備えていても良い。
この方法によれば、ボディ領域とトレンチ底部に形成したトレンチボトム不純物領域との間のＮ型領域が空乏化しにくくなるため、寄生抵抗成分（ＪＦＥＴ抵抗成分）を効果的に低減することができる。
また、トレンチボトム不純物領域を形成するためのアニール処理の後に、水素雰囲気中でのエッチング処理を行なっても良い。
これにより、仮にトレンチの側面に第２導電型の半導体層が生じていたとしても、当該半導体層を除去することができる。
（第１の実施形態）
−半導体装置の構造−
以下に、本開示の第１の実施形態における例示的半導体装置１００及びその製造方法について、図面を参照しながら説明する。
一例として炭化珪素半導体装置である半導体装置１００は、トレンチゲート構造を有するＳｉＣ−金属・絶縁体・半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field-Effect Transistor；ＭＩＳＦＥＴ）であり、複数のユニットセルを有している。
図１（ａ）は半導体装置１００のユニットセル１つに対応する断面構成を模式的に示し、図１（ｂ）は、半導体装置１００の炭化珪素層表面において複数（ここでは３つ）のユニットセルが配列されている平面構成の例を模式的に示している。図１（ｂ）のIa-Ia'線が図１（ａ）の断面に対応する。図１（ｂ）においては、一部構成要素の図示を省略し、ボディ領域３、ソース領域４及びトレンチ５の配置を示している。ここではトレンチ５は長方形状の平面形状を有しているが、ユニットセルは、他の形状（正方形、多角形等）であっても良い。
半導体装置１００は、基板１を用いて形成されている。基板１は、例えば（０００１）Ｓｉ面を主面とするＮ型（第１導電型）の炭化珪素基板（ＳｉＣ基板）を用いることができる。ただし、基板１はこれに限られず、Ｃ面を主面とするＳｉＣ基板であってもよいし、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として４Ｈ−ＳｉＣ基板を用いる。
基板１の主面上には、例えばエピタキシャル層である炭化珪素層２が形成されている。
炭化珪素層２は、基板１の主面上に形成された第１導電型（ここではＮ型）のドリフト領域２ｄと、ドリフト領域２ｄ（第１の半導体領域）上に形成された第２導電型（ここではＰ型）のボディ領域３と、ボディ領域３の上部に形成された第１導電型（Ｎ型）のソース領域４（第２の半導体領域）とを有している。ここで、基板１は第１導電型（Ｎ型）であり、ドリフト領域２ｄよりも不純物濃度が高くなっている。
図示した例では、ソース領域４の下面及び外側面は、ボディ領域３に囲まれている。ここで、炭化珪素層２は基板１上にエピタキシャル成長により形成された炭化珪素層であるが、基板１の主面側部分にＮ型又はＰ型の不純物イオンを注入することによって形成されてもよい。
炭化珪素層２には、主面５２（Ｓｉ面）側からボディ領域３及びソース領域４を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。図１（ａ）の例では、トレンチ５のトレンチ側壁５０は炭化珪素層２の主面５２に対して垂直であり、トレンチ５の上部は、上に向いて幅の広くなる形状を有している。
従って、トレンチ５は、トレンチ底部５３と、トレンチ側壁５０と、トレンチ上部側面５１とを有し、トレンチ上部側面５１は、トレンチ側壁５０と、トレンチ５の周囲における炭化珪素層２の主面５２との間に位置且つトレンチ側壁５０及び炭化珪素層２の主面５２のいずれとも異なる面である。尚、トレンチ上部側面５１は略平面であっても良いし、丸められていても良い。
但し、トレンチ側壁５０は、炭化珪素層２の主面５２に対して傾斜していてもよい。この場合、トレンチ５の上部には、傾斜したトレンチ側壁５０よりも更に傾斜したトレンチ上部側面５１が備えられる。つまり、トレンチ５の上部は、それより下の部分に対し、上に向かって幅の広がる形状となっている。
次に、トレンチ５内で且つトレンチ底部５３の表面を覆うように、第２導電型（Ｐ型）のトレンチボトム不純物領域７が形成されている。トレンチボトム不純物領域７の上面は、下方に向かって凸の曲面（つまり、凹状）となっている。ここで、トレンチ底部５３は、トレンチ５の下方におけるドリフト領域２ｄ上面を指すものとする。トレンチ底部５３を覆うようにトレンチボトム不純物領域７が形成されているので、トレンチ底部５３は、ドリフト領域２ｄとトレンチボトム不純物領域７との界面を指すことになる。
トレンチボトム不純物領域の上面位置は、ドリフト領域２ｄとボディ領域３との界面位置よりも低くなっている。トレンチ側壁５０において、トレンチボトム不純物領域７の上端と、ボディ領域３の底面との間隔Ｈ１は、例えば、０．１μｍ以上とするのが良い。更に、トレンチ側壁５０と、トレンチボトム不純物領域７の側面とは一致している。
トレンチ５内には、少なくともトレンチ側壁５０及びトレンチボトム不純物領域７を覆うゲート絶縁膜８が形成されている。図１（ａ）に示す例では、ゲート絶縁膜８は、トレンチ上部側面５１にも接するように形成されている。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜である。
また、トレンチ５内におけるゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、少なくともボディ領域３を覆うように形成されていれば良く、ここでは、一例として、ゲート電極９がトレンチ５内を埋め込むように形成されている。従って、ゲート電極９と炭化珪素層２とは、ゲート絶縁膜８によって絶縁されている。
炭化珪素層２の上には、ボディ領域３及びソース領域４の両方に接するように、ソース及びボディに共通のソース電極１０が配置されている。また、基板１の裏面には、ドレイン電極１１が配置されている。
半導体装置の１００は、以上のような構造を有するトレンチゲート構造のＭＩＳＦＥＴである。
ここで、ソース電極１０がアース電位に接続され、且つ、ゲート電極９に閾値よりも負バイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜８との界面近傍の領域に正孔が誘起された蓄積状態となる。この状態では、伝導キャリアである電子の経路が遮断されるので電流が流れない（オフ状態）。この時、ドレイン電極１１とソース電極１０との間にドレイン電極１１側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３およびドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
また、ゲート電極９に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜８との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極１０、ソース領域４、ボディ領域３に形成され、ゲート絶縁膜８と接する反転層（図示せず）、ドリフト領域２ｄ、基板１及びドレイン電極１１の順にキャリアが流れる（オン状態）。
後に半導体装置の製造方法としてより詳しく説明するが、トレンチボトム不純物領域７は、トレンチ５の上部コーナー部（上部周縁部）の炭化珪素がトレンチ５の底部を覆うように移動して、表面を覆うように形成されたものである。従って、トレンチ５のトレンチ側壁５０と、トレンチボトム不純物領域７の側面とは一致し、ずれが生じることはほとんどない。
つまり、半導体装置１００において、トレンチ底部５３上を覆うように、第２導電型（Ｐ型）のトレンチボトム不純物領域７が確実に形成されている。従って、ソース・ドレイン間に高電圧が加わった場合にも、トレンチ底部５３にかかる電界を抑制できる。この結果、ＭＩＳＦＥＴの耐圧を確保し、ＭＩＳＦＥＴの破壊を防止又は抑制することができる。
また、トレンチボトム不純物領域７がトレンチ５からはみ出して形成されることもほとんど無い。従って、トレンチ５の底部においてトレンチ５から主面５２方向にはみ出した部分のＰ型領域とボディ領域３（Ｐ型）との間のドリフト領域２ｄが空乏化し、寄生抵抗成分（ＪＦＥＴ抵抗成分）を増加させるという従来技術における問題を解消できる。
−半導体装置の製造方法−
次に、本実施形態の例示的半導体装置の製造方法について説明する。
初めに、図２（ａ）に示す工程を行なう。ここでは、基板１上に、ドリフト領域２ｄ、ボディ領域３及びソース領域４を含む炭化珪素層２を形成する。
基板１の一例として、（０００１）面から４°のオフ角を有する第１導電型（ここではＮ型）の４Ｈ−炭化珪素基板を用いる。この基板１の（０００１）Ｓｉ面上に、エピタキシャル成長によって、Ｎ型の炭化珪素層２を形成する。炭化珪素層２は、例えば、キャリア濃度が８×１０15ｃｍ-3であり、厚さが１２μｍである。Ｎ型ドーパントとしては、例えば窒素が使用される。
次に、炭化珪素層２の表面に、Ｐ型のボディ領域３を形成する。ボディ領域３は、例えば、キャリア濃度が２×１０18ｃｍ-3であり、厚さが１．２μｍである。ボディ領域３を形成するには、例えば、炭化珪素層２にＰ型の不純物イオン（Ａｌイオン等）をイオン注入する。炭化珪素層２のうち、ボディ領域３が形成された部分以外の領域がドリフト領域２ｄとなる。
尚、ボディ領域３を形成するためには、Ｎ型の炭化珪素層２上に、Ｐ型ドーパント（トリメチルアルミニウム等）を供給しながらエピタキシャル成長を行なっても良い。
次に、ボディ領域３の上部に、Ｎ型のソース領域４を形成する。ソース領域４は、例えば、キャリア濃度が５×１０19ｃｍ-3であり、厚さが０．６μｍである。ソース領域４を形成するには、例えば、炭化珪素層２上に形成されたシリコン酸化膜又はポリシリコン等からなるマスク層（図示は省略）を用い、Ｎ型の不純物イオン（Ｎイオン等）をボディ領域３に注入する。
この後、例えば、不活性ガス雰囲気中で且つ１７００℃において、３０分程度のアニール処理を行なう。アニール処理により、ボディ領域３及びソース領域４に注入された不純物が活性化される。
次に、図２（ｂ）に示すように、炭化珪素層２にトレンチ５を形成する。ここでは、ソース領域４及びボディ領域３を貫通し、ドリフト領域２ｄ内にトレンチ底部５３を有するようにトレンチ５を形成する。
このためには、まず、ソース領域４の一部の上に、例えばプラズマ酸化膜等のマスク層（図示は省略）を形成し、これをマスクとして反応性イオンエッチング（Reactive Ion Etching;RIE）を行う。これにより、炭化珪素層２に、例えば深さ１．５μｍで且つ幅１μｍのトレンチ５を形成する。
尚、図２（ｂ）の例ではトレンチ５のトレンチ側壁５０が基板１の主面に対して略垂直であるが、トレンチ側壁５０は、基板１の主面の法線方向に対して傾斜していても良い。つまり、トレンチ５は、高さ方向に幅の変化するテーパー形状又は逆テーパー形状を有していても良い。
次に、図２（ｃ）及び（ｄ）に示すように、トレンチ底部５３を覆う第２導電型（ここではＰ型）のトレンチボトム不純物領域７を形成する。これは、第２導電型のドーパント１６をドーピングしながら、トレンチ５の上部コーナーの炭化珪素の一部をトレンチ底部５３上へ移動させることによって形成する。
具体的には、例えば、炭化珪素層２（ソース領域４、ボディ領域３及びドリフト領域２ｄを含む）が形成された基板１に対し、アルゴンガス（Ａｒ）雰囲気にＰ型ドーパントガス（例えば、トリメチルアルミニウム又はジボラン等）を加えた雰囲気中、１５３０℃で且つ２００mbar（２００ｈＰａ）の条件においてアニール処理を行なう。アニール時間は、例えば５分間とする。
このようなアニール処理によって、トレンチ５の上部コーナー部の炭化珪素の一部が、トレンチ底部５３上に移動する。この際、アニール雰囲気中のＰ型のドーパント１６が移動した炭化珪素にドーピングされ、トレンチボトム不純物領域７をＰ型領域とすることができる。ドーパント１６の流量、アニール条件等を調整することにより、トレンチボトム不純物領域７のキャリア濃度を調整することができる。前記の例では、トレンチボトム不純物領域７のキャリア濃度は例えば１０16ｃｍ-3台から１０18ｃｍ-3台になる。
トレンチボトム不純物領域７は、トレンチ底部５３及びトレンチ側壁５０の炭化珪素と格子整合し、結晶欠陥の少ない高い結晶品質を有するものとすることができる。尚、トレンチボトム不純物領域７が形成される際の炭化珪素の移動は、表面拡散現象と推定される。但し、実際のメカニズムが表面拡散現象である場合に限定するものではない。
尚、トレンチ５の上部コーナー部の炭化珪素の一部が移動してトレンチボトム不純物領域７を構成するので、トレンチ５の上部周縁部におけるソース領域４の上面が、トレンチ５の内側に向かって下方に傾斜した形状となりやすい。また、当該ソース領域４の上面（トレンチ５の上部コーナー部）は、丸みを帯びた形状となりやすい。
更に、トレンチボトム不純物領域７の上面は凹状になりやすく、丸みを帯びたラウンド形状となりやすい。例えば、曲率半径が０．２μｍ〜０．３μｍ程度の曲面となる。
また、アニール処理によって、トレンチ５を形成する際にＲＩＥ法によってトレンチ５の表面に導入された結晶ダメージを除去することができる。更に、トレンチ底部５３のコーナー部にサブトレンチ（トレンチ底部の側壁近傍にてエッチング量が大きくなり、深さの増した部分）が発生している場合には、アニール処理の際に移動する炭化珪素がサブトレンチを埋め込むことにより、サブトレンチを緩和することができる。
また、前記のアニール処理により、トレンチ側壁５０の下部の一部のみに接し、トレンチ底部５３の上面を覆うようにトレンチボトム不純物領域７を形成することができる。
アルゴンガス（Ａｒ）及びドーパント１６を含む雰囲気におけるアニール処理の後に、水素雰囲気におけるアニールを行なっても良い。これにより、トレンチボトム不純物領域７を形成する際に、トレンチ側壁５０に余分なＰ型の領域が生じていたとしても、これを水素によってエッチング除去することができる。このようにすると、電流経路を確保して、オン抵抗の増加を抑制することができる。
電流経路を確保するためには、トレンチボトム不純物領域７の上端が、ボディ領域３とドリフト領域２ｄとの界面よりも下に位置しており、この間の寸法Ｈ１が所定の値（例えば、０．１μｍ等）以上であることが望ましい。
尚、アニール処理の条件は、以上の記載には限定されない。例えば、ガス雰囲気として、アルゴンガス等の不活性ガス雰囲気、水素雰囲気、塩素系ガス雰囲気、又はこれらの混合ガス雰囲気を使用しても良い（いずれかの雰囲気に、ドーパント１６を含有させる）。但し、好ましいのは、アルゴンガス雰囲気である。
また、アニール処理の温度についても特に限定するものではないが、例えば、１５００℃以上で且つ１６００℃以下とするのが良い。１５００℃以上であれば、１時間以下の短時間で炭化珪素を移動させてトレンチボトム不純物領域７を形成することができる。１６００℃以下であれば、炭化珪素層２の表面にステップバンチング及びＳｉ抜け等の著しい表面荒れが発生するのを抑制することができる。具体的なアニール処理条件は、トレンチ５の深さ及び幅をデバイス設計上の許容範囲に保つこと等を考慮して適宜調整することが望ましい。
更に、アニール温度は、用いる基板の種類に応じて変更すればよい。例えば、シリコン基板を用いる場合、アニール処理の温度を炭化珪素基板の場合よりも低い温度に設定しても良い。
次に、図３（ａ）に示すように、トレンチ側壁５０及びトレンチボトム不純物領域７上と、トレンチ上部側面５１を覆うゲート絶縁膜８を形成する。
このためには、トレンチ５が形成された後の基板１を洗浄した後、例えば、熱酸化炉に入れて、ドライ酸化雰囲気にて１２００℃、０．５時間の処理を行なう。これにより、ゲート絶縁膜８として、トレンチ側壁５０上、トレンチボトム不純物領域７上及びトレンチ上部側面５１上にシリコン酸化膜（熱酸化膜）が形成される。
次に、図３（ｂ）に示すように、トレンチ５内及び炭化珪素層２の上面上、且つ、ゲート絶縁膜８の上に、ゲート電極９を形成する。
具体的には、まず、ウェハ表面全体にＬＰ−ＣＶＤ（Low Pressure ＣＶＤ）法によってリン（Ｐ）ドープのポリシリコンを例えば１０００ｎｍ堆積する。次に、例えば不活性ガス雰囲気中にて、１０００℃で且つ６０秒のＲＴＡ（Rapid Thermal Annealing ）処理を行なうことにより、リンの活性化を行なう。この後、トレンチ５が設けられている領域以外の領域を開口させたレジスト等のマスク層（図示は省略）を形成する。更に、ＲＩＥ法により前記のポリシリコン層をエッチングすることにより、ゲート電極９を形成する。尚、ゲート電極９の形状は、少なくともボディ領域３の側壁に形成されていれば良く、図３（ｂ）に示す形状には限られない。例えば、トレンチ５内全体には埋め込まれていないものであってもよい。
次に、図３（ｃ）に示すように、ボディ領域３及びソース領域４と接するようにソース電極１０を形成する。ソース電極１０は、炭化珪素層２の上面上に、ボディ領域３とソース領域４とに跨るように配置される。
具体的には、まず、炭化珪素層２及びゲート電極９を覆うように層間絶縁膜（図示は省略）を形成する。次に、前記層間絶縁膜に、ソース領域４の一部及びボディ領域３の一部を露出する開口部を設ける。この開口部内に導電膜（例えばＴｉ等の金属膜）を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４及びボディ領域３とオーミック接触するソース電極１０が得られる。
また、基板１の裏面（主面と反対側）上に、ドレイン電極１１を形成する。
以上により、トレンチゲート構造を有するＭＩＳＦＥＴである半導体装置が得られる。
このような製造方法によると、トレンチボトム不純物領域７は、トレンチ底部５３を覆うようにセルフアライメントで形成することができる。従って、アライメントずれの発生を防止し、トレンチ底部５３における電界集中を確実に抑制すると共に、トレンチ底部５３におけるゲート絶縁膜８の絶縁破壊及び信頼性低下を防止することができる。
更に、トレンチボトム不純物領域７は、トレンチ５内に炭化珪素を移動させることによって形成されるので、トレンチ５の幅と同等の幅にすることができる。従って、Ｐ型ボディ領域とトレンチ底部に形成したＰ型領域との間のＮ型領域が空乏化することで生じる寄生抵抗成分（ＪＦＥＴ抵抗成分）を抑制することができる。
また、この方法によると、アニール処理を利用してトレンチボトム不純物領域７を形成するので、トレンチ底部５３にイオン注入によるダメージが入ることはない。また、イオン注入した場合の活性化アニールに比べて低い温度でトレンチボトム不純物領域７を形成することができるので、イオン注入を行なう場合に比べてトレンチ５の壁面の荒れを低減することができる。
更に、トレンチボトム不純物領域７は、トレンチ底部５３上に格子整合した状態にエピタキシャル成長するので、高品質な結晶性を有する。従って、その表面に形成したゲート絶縁膜８の信頼性を向上することができる。
また、ゲート絶縁膜８として、シリコン酸化膜に代えて、窒素を含むシリコン酸化膜を形成しても良い。このようにすると、ゲート絶縁膜８とボディ領域３との界面における界面準位が低減されるので、チャネル移動度の向上を期待できる。
また、ゲート絶縁膜８は、熱酸化膜以外の膜を含んでいても良い。更に、ゲート絶縁膜８としては、例えばＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等による堆積膜を用いることもできる。
（変形例）
以下、実施形態の半導体装置の変形例について、図面を参照して説明する。
図４（ａ）は変形例の半導体装置３００の断面構成を模式的に示し、図４（ｂ）は、半導体装置の炭化珪素層表面において複数（ここでは３つ）のユニットセルが配列されている平面構成の例を模式的に示している。図４（ｂ）のIVa-IVa'線が図４（ａ）の断面に対応する。図４（ａ）及び（ｂ）において、図１（ａ）及び（ｂ）に示す半導体装置１００と同じ構成要素には同じ符号を付し、以下では主として相違点を説明する。
図４（ａ）に示す通り、変形例の半導体装置３００は、トレンチ側壁５０と、ゲート絶縁膜８との間に、第１導電型（ここではＮ型）の炭化珪素からなるチャネル層１２を有している。チャネル層１２は、例えば、キャリア濃度が１×１０18ｃｍ-3であり、厚さが２０ｎｍである。尚、チャネル層１２のキャリア濃度（不純物濃度）は、ドリフト領域２ｄのキャリア濃度よりも高くすることが望ましく、また、トレンチボトム不純物領域７のキャリア濃度よりも高いことが望ましい。
チャネル層１２は、Ｐ型のボディ領域３と、トレンチボトム不純物領域７との間の部分のＮ型の領域（ドリフト領域２ｄ）における空乏化を抑制する効果を有する。従って、図１（ａ）及び（ｂ）の構造に比べて、寄生抵抗成分（ＪＦＥＴ成分）の発生をより確実に抑制できる。
尚、チャネル層１２は、ドリフト領域２ｄよりもキャリア濃度が高い層が含まれていれば、単層構造及び積層構造のいずれでも構わない。また、チャネル層１２の膜厚については、ゲート閾値電圧の設計値によって適宜調整すればよい。
尚、以上のような第１導電型（ここではＮ型）のチャネル層１２を含むＭＯＳＦＥＴは、蓄積型ＭＯＳＦＥＴと呼ばれ、チャネル層１２を備えないＭＯＳＦＥＴ（図１（ａ）及び（ｂ）を参照）とは動作が一部異なる。
例えば、ゲート電極９に閾値よりも負バイアスが印加されたオフ状態では、チャネル層１２とボディ領域３とのＰＮ接合によりチャネル層１２が空乏化した空乏状態となるので、電流が流れない。また、ゲート電極９に閾値以上の正バイアスが印加されたオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので電流が流れる。
次に、本変形例の半導体装置３００の製造方法を説明する。
初めに、図５（ａ）に示すように、基板１上に、ドリフト領域２ｄ、ボディ領域３及びソース領域４を含む炭化珪素層２を形成する。続いて、図５（ｂ）に示すように、炭化珪素層２のうちソース領域４及びボディ領域３を貫通し、ドリフト領域２ｄ内にトレンチ底部５３を有するようにトレンチ５を形成する。これらの工程は、図２（ａ）及び（ｂ）を参照して説明した半導体装置１００の製造方法と同様に行なえばよい。
次に、図６（ａ）及び（ｂ）に示すように、トレンチ底部５３を覆う第２導電型（ここではＰ型）のトレンチボトム不純物領域７を形成する。この工程は、例えば、アルゴンガスにＰ型ドーパントガスを加えた雰囲気中のアニール処理により、トレンチ５の上部コーナーの炭化珪素の一部をトレンチ底部５３上へ移動させると共に、ドーパント１６を当該炭化珪素にドーピングさせることによって行なわれる。より具体的には、図２（ｃ）及び（ｄ）を参照して説明した半導体装置１００の製造方法と同様に行なえばよい。
次に、図６（ｃ）に示すように、トレンチ５の内側に、チャネル層として炭化珪素からなるチャネル層１２を形成する。具体的には、トレンチ側壁５０、トレンチボトム不純物領域７の上面、トレンチ上部側面５１と、トレンチ５の周囲におけるソース領域４上及びボディ領域３上を覆うように、第１導電型（ここではＮ型）で且つキャリア濃度が１×１０18ｃｍ-3の炭化珪素からなるチャネル層１２を形成する。
チャネル層１２を形成するには、例えば、ＣＶＤ装置を用いて、シリコン系ガス（例えばシランガス）、カーボン系ガス（例えばプロパンガス）及びドーパントガス（例えば、Ｎ型であれば窒素ガス）を供給し、１５００℃以上で且つ１６００℃以下の温度に加熱する。但し、この条件に限定はされない。例えば、より広い温度範囲（１４５０℃以上で且つ１６５０℃以下等）においてもチャネル層１２をエピタキシャル成長させることは十分可能である。
尚、図６（ａ）及び（ｂ）に示すようにトレンチボトム不純物領域７を形成した後、同じ装置内にて連続的に、図６（ｃ）に示すチャネル層１２の成長を行なうことができる。
また、チャネル層１２に代えて、トレンチ側壁５０へのイオン注入によってＮ型のチャネル層を形成することも可能である。但し、エピタキシャル成長により形成したチャネル層１２を用いる方が、結晶へのダメージを抑えることができるので、より好ましい。
次に、図７（ａ）に示すように、トレンチ５内及びトレンチ５の周囲において、チャネル層１２上を覆うゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば、熱酸化によるシリコン酸化膜、窒素を含有するシリコン酸化膜、ＣＶＤ法又はスパッタ法による堆積膜等として形成すればよい。これは、図３（ａ）に示す半導体装置１００の製造方法と同様に行なえばよい。
次に、図７（ｂ）に示すように、トレンチ５内及び炭化珪素層２の上面上に、且つ、ゲート絶縁膜８の上に、ゲート電極９を形成する。例えば、ＬＰ−ＣＶＤ法によってリン（Ｐ）ドープのポリシリコン膜を堆積した後、ＲＴＡ処理によりリンを活性化し、エッチングにより所定の部分以外を除去する。より具体的には、図３（ｂ）に示す半導体装置１００の製造方法と同様に行なえばよい。
次に、図７（ｃ）に示すように、ボディ領域３及びソース領域４に跨るように、ソース電極１０を形成する。また、基板１の裏面（主面と反対側）上に、ドレイン電極１１を形成する。いずれも、図３（ｃ）に示す半導体装置１００の製造方法と同様に行なえばよい。
以上のようにして、変形例の半導体装置３００が製造される。本変形例においても、トレンチボトム不純物領域７は、トレンチ５の上部コーナー部の炭化珪素を移動させると共にドーパント１６をドーピングし、トレンチ底部５３を覆うことによって形成される。これにより、半導体装置３００においても、半導体装置１００と同様の効果が得られる。つまり、トレンチボトム不純物領域７は、トレンチ５に対してセルフアライメントに形成され、アライメントずれが生じることはない。よって、トレンチ底部５３におけるゲート絶縁膜８の絶縁破壊及び信頼性低下を防止することができる。また、Ｐ型ボディ領域とトレンチ底部に形成したＰ型領域との間のＮ型領域が空乏化することで生じる寄生抵抗成分（ＪＦＥＴ抵抗成分）を抑制することができる。これに加えて、チャネル層１２により寄生抵抗成分（ＪＦＥＴ成分）の発生をより確実に抑制できることは、前記の通りである。
尚、以上の例では、Ｎ型のドリフト領域２ｄに対してＰ型のトレンチボトム不純物領域７を形成している。しかしながら、これとは逆に、Ｐ型のドリフト領域２ｄに対してＮ型のトレンチボトム不純物領域７を形成しても良い。つまり、上述の半導体装置において、第１導電型をＰ型、第２導電型をＮ型としても良い。この場合、トレンチボトム不純物領域７を形成する際には、Ｎ型のドーパントガスとして、例えば窒素又はフォスフィン等をドーピングする。
また、以上では、トレンチゲート構造を有する縦型ＭＩＳＦＥＴを代表例として説明した。しかしながら、トレンチ、第１導電型の第１半導体領域及び第２導電型のトレンチボトム不純物領域を組み合わせた構造及びその製造方法、特に、トレンチボトム不純物領域の形成方法を、他の種類の半導体装置に適用しても良い。
例えば、トランジスタ及びダイオードのガードリング部におけるＰ型層、ＭＰＳ（Merged PiN and Shottky Barrier）ダイオードのＰ層、ＪＢＳ（Juction-Barrier Schottky）ダイオードのＰ層等に、本開示のトレンチボトム領域の形成方法を適用しても良い。この場合、通常のイオン注入やＣＶＤ法を用いないので、トレンチ底部に結晶性に優れた高品質なＰ層を選択的に形成することができるという利点があり、半導体装置の信頼性向上に期待できる。
ここで、ＭＰＳダイオードとは、ＰｉＮダイオードとショットキーバリアダイオードの長所を生かすこと意図したダイオードである。また、ＪＢＳダイオードとは、ショットキー障壁に加えてｐｎ接合の空乏層を利用し、ショットキー障壁のリーク電流を低減することが可能なダイオードである。ＪＢＳダイオードではリーク電流低減のためにｐｎ接合を利用する。これに対し、ＭＰＳダイオードではｐｎ接合にも電流を流すことにより、比較的高い順方向電圧において大きな順方向電流を得られる点が異なる。ＭＰＳダイオード、ＪＢＳダイオードともに、ショットキー電極に対して、Ｐ層及びＮ層が電気的に接続された構造を有する。
本実施形態の技術を適用したＪＢＳダイオードの模式的な断面構造を、図８に示す。図８に示す構造では、第１導電型（この例ではＮ型）の基板６１上に、第１導電型（Ｎ型）の半導体層６３が形成され、半導体層６３には複数のトレンチ７３が配列されている。各トレンチ７３の底部を覆うように、第２導電型（ここではＰ型）のトレンチボトム不純物領域６５が形成されている。更に、各トレンチ７３内及び半導体層６３上には第１電極６９が形成されており、基板６１の裏面上には第２電極７１が形成されている。尚、各トレンチ７３の上部コーナー部は一部が除去され、半導体層６３の上面は、例えば、丸められた形状となっている。トレンチボトム不純物領域６５の上面は、例えば、下方に向かって凸の曲面になっている。トレンチボトム不純物領域６５の下面は、例えば平坦な形状であっても良いし、サブトレンチがあっても良いし、丸められた形状であっても良い。
ここで、第１電極６９は、半導体層６３に対してショットキー障壁を形成する金属により形成する。例えば、半導体層６３が４Ｈ−ＳｉＣのときには、第１電極６９の材料として、例えばＴｉを選択する。
このような構造により、トレンチ７３の底部はトレンチボトム不純物領域６５により保護される。トレンチ以外の部分の半導体層６３の上部における領域１０１、及び、トレンチ７３の側壁における半導体層６３の領域１０２は、いずれも第１電極６９に対してショットキー接合を形成する。これにより、第１電極６９をアノード、第２電極７１をカソードとしたとき、図８の半導体装置はＪＢＳダイオードとして機能する。ＪＢＳダイオードに順バイアスが印加された場合、ダイオード電流は、第１電極６９から、領域１０１及び領域１０２を通って第２電極７１へ流れる。一方、ＪＢＳダイオードに逆バイアスが印加された場合、トレンチボトム不純物領域６５と半導体層６３とにより構成されるｐｎ接合に対して逆バイアスが印加されるので、ｐｎ接合から空乏層が拡がる。この空乏層が、隣接するトレンチボトム不純物領域６５から延びる空乏層と重なることにより、領域１０１及び領域１０２のショットキー接合における漏れ電流を遮断する効果を有する。
尚、ＭＰＳダイオードを作製するには、例えばトレンチボトム不純物領域６５のキャリア濃度又は第１電極６９のアニール条件を調整することにより、トレンチボトム不純物領域６５と第１電極６９との接触部がオーミック接触となるようにすればよい。
このような構造を形成するために、既に説明した半導体装置１００等におけるトレンチボトム不純物領域７の形成方法を利用することができる。つまり、半導体層６３にトレンチ７３を形成した後に、例えば、Ｐ型のドーパントガス（トリメチルアルミニウム又はジボラン等）を含むアルゴン雰囲気下にてアニール処理を行なう。これにより、トレンチ７３の上部コーナー部の半導体元素をトレンチ７３の底部に移動させると共にドーパントをドーピングし、Ｐ型のトレンチボトム不純物領域６５を形成する。これにより、トレンチ７３に対してセルフアラインでトレンチボトム不純物領域６５を形成することができる。
（第２実施形態）
−半導体装置の構造−
以下に、本開示の第２の実施形態における例示的半導体装置１００ａ及びその製造方法について、図面を参照しながら説明する。
一例として炭化珪素半導体装置である半導体装置は、トレンチゲート構造を有するＳｉＣ−金属・絶縁体・半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field-effect transistor；ＭＩＳＦＥＴ）であり、複数のユニットセルを有している。
図９（ａ）は半導体装置１００ａのユニットセル１つに対応する断面構成を模式的に示し、図９（ｂ）は、半導体装置１００ａの炭化珪素層表面において複数（ここでは３つ）のユニットセルが配列されている平面構成の例を模式的に示している。図９（ｂ）のXIa-XIa'線が図９（ａ）の断面に対応する。図９（ｂ）においては、一部構成要素の図示を省略し、ボディ領域３、ソース領域４、トレンチトップ不純物領域６、及びトレンチ５の配置を示している。ここではトレンチ５は長方形状の平面形状を有している。但し、ユニットセルは、他の形状（正方形、多角形等）であってもよい。
ユニットセルは、基板１を用いて形成されている。基板１としては、例えば（０００１）Ｓｉ面を主面とするＮ型（第１導電型）の炭化珪素基板（ＳｉＣ基板）を用いることができる。ただし、基板１はこれに限られず、Ｃ面を主面とするＳｉＣ基板であってもよいし、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として４Ｈ−ＳｉＣ基板を用いる。
基板１の主面上には、例えばエピタキシャル層である炭化珪素層（半導体層）２が形成されている。炭化珪素層２は、基板１の主面上に形成された第１導電型（ここではＮ型）のドリフト領域（第１の半導体領域）２ｄと、ドリフト領域２ｄ上に形成された第２導電型（ここではＰ型）のボディ領域３と、ボディ領域３の上部に形成された第１導電型（Ｎ型）のソース領域（第２の半導体領域）４と、ソース領域４の上部（上面部）に形成された第２導電型のトレンチトップ不純物領域とを有している。ここでは、基板１は第１導電型（Ｎ型）であり、ドリフト領域２ｄよりも不純物濃度は高くなっている。
図示した例では、ソース領域４の下面及び外側面は、ボディ領域３に囲まれている。ここで、炭化珪素層２は基板１上にエピタキシャル成長により形成されたＳｉＣ層であるが、基板１の主面側部分にＮ型又はＰ型の不純物イオンを注入することによって形成されてもよい。
炭化珪素層２には、主面５２（Ｓｉ面）側からトレンチトップ不純物領域６、ボディ領域３及びソース領域４を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。図９（ａ）の例では、トレンチ側壁５０は炭化珪素層２の主面５２に対して垂直であり、トレンチ５の上部は、上に向かうにつれて幅の広くなる形状を有している。このトレンチ５の上部周縁部には上述のトレンチトップ不純物領域６が設けられており、当該トレンチトップ不純物領域６の上面は、トレンチ５の内側に向かって下方に傾斜している。
トレンチ５は、トレンチ底部５３と、トレンチ側壁５０と、トレンチトップ不純物領域６の上面であるトレンチ上部側面５１とを有する。また、トレンチ上部側面５１は、トレンチ側壁５０と、トレンチ５の周囲における炭化珪素層２の主面５２との間に位置し、且つトレンチ側壁５０及び炭化珪素層２の主面５２のいずれとも異なる面である。尚、トレンチ上部側面５１は略平面であってもよいし、丸められていてもよい。
但し、トレンチ側壁５０は、炭化珪素層２の主面５２に対して傾斜していてもよい。この場合、トレンチ５の上部には、傾斜したトレンチ側壁５０よりも更に傾斜したトレンチ上部側面５１が備えられる。つまり、トレンチ５の上部は、それより下の部分に対し、上に向かって幅の広がる形状となっている。
また、トレンチ５内で且つトレンチ底部５３の上面を覆うように、第２導電型（Ｐ型）のトレンチボトム不純物領域７が形成されている。トレンチボトム不純物領域７の上面は、例えば下方に向かって凸の曲面（つまり、凹状）となっている。ここで、トレンチ底部５３は、トレンチ５の下方におけるドリフト領域２ｄ上面を指すものとする。トレンチ底部５３を覆うようにトレンチボトム不純物領域７が形成されているので、トレンチ底部５３は、ドリフト領域２ｄとトレンチボトム不純物領域７との界面を指すことになる。
上述のトレンチトップ不純物領域６の不純物濃度（キャリア濃度）は、トレンチボトム不純物領域７の不純物濃度（キャリア濃度）よりも高くなっている。トレンチトップ不純物領域６の不純物濃度（キャリア濃度）は、ソース領域４の不純物濃度（キャリア濃度）よりも高いことが好ましい。
また、トレンチボトム不純物領域７の上面位置は、ドリフト領域２ｄとボディ領域３との界面位置よりも低くなっている。トレンチ側壁５０において、トレンチボトム不純物領域７の上端と、ボディ領域３の底面との間隔Ｈ１は、例えば、０．１μｍ以上とするのがよい。更に、トレンチ側壁５０と、トレンチボトム不純物領域７の側面とは一致している。
トレンチ５内には、少なくともトレンチ側壁５０及びトレンチボトム不純物領域７を覆うゲート絶縁膜８が形成されている。図９（ａ）に示す例では、ゲート絶縁膜８は、トレンチ上部側面５１、すなわちトレンチトップ不純物領域６の上面及びソース領域４の上面の一部にも接するように形成されている。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜である。
また、トレンチ５内におけるゲート絶縁膜８上には、ゲート電極９が形成されている。ここでは、一例としてゲート電極９がトレンチ５内を埋め込むように形成されている。従って、ゲート電極９と炭化珪素層２とは、ゲート絶縁膜８によって絶縁されている。
炭化珪素層２の上には、ボディ領域３及びソース領域４の両方に接するように、ソース及びボディに共通のソース電極１０が配置されている。また、基板１の裏面には、ドレイン電極１１が配置されている。
尚、図９（ｂ）に示す通り、本実施形態の半導体装置１００ａの場合、トレンチトップ不純物領域６は、長方形状の平面視形状を有するトレンチ５の周囲を囲むように形成されている。但し、トレンチ５の短辺付近（図９（ｂ）では上端及び下端の付近）については、例えばドリフト領域２ｄにまで達するように高濃度にＰ型不純物を注入し、トランジスタ等の素子として作用しないようにする場合もある。この場合には、トレンチ５の長辺に沿ってトレンチトップ不純物領域６が形成されていればよい。その他、トレンチ５が他の平面視形状を有する場合にも、素子として作用する部分について、トレンチ５の周囲にトレンチトップ不純物領域６が形成されていればよい。
半導体装置１００ａのユニットセルは、以上のような構造を有するトレンチゲート構造のＭＩＳＦＥＴである。
ここで、ソース電極１０がアース電位に接続され、且つ、ゲート電極９に閾値よりも負バイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜８との界面近傍の領域に正孔が誘起された蓄積状態となる。この状態では、伝導キャリアである電子の経路が遮断されるので電流が流れない（オフ状態）。この時、ドレイン電極１１とソース電極１０との間にドレイン電極１１側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３およびドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
また、ゲート電極９に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜８との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極１０、ソース領域４、ボディ領域３に形成され、ゲート絶縁膜８と接する反転層（図示せず）、ドリフト領域２ｄ、基板１及びドレイン電極１１の順にキャリアが流れる（オン状態）。
後に半導体装置の製造方法としてより詳しく説明するが、トレンチボトム不純物領域７は、トレンチ５の上部コーナー部（上部周縁部）に配置されたトレンチトップ不純物領域６の一部を構成する炭化珪素がトレンチ底部５３に移動し、トレンチ底部５３を覆うように形成されたものである。従って、トレンチ側壁５０と、トレンチボトム不純物領域７の側面とは一致し、ほとんどずれが生じることはない。
つまり、半導体装置１００ａにおいて、トレンチ底部５３上を覆うように、第２導電型（Ｐ型）のトレンチボトム不純物領域７が確実に形成されている。従って、ソース・ドレイン間に高電圧が加わった場合にも、トレンチ底部５３にかかる電界を抑制できる。この結果、ＭＩＳＦＥＴの耐圧を確保し、ＭＩＳＦＥＴの破壊を防止又は抑制することができる。
また、トレンチボトム不純物領域７がトレンチ５からはみ出して形成されることもほとんど無い。従って、トレンチ５の底部においてトレンチ５から主面５２方向にはみ出した部分のＰ型領域とボディ領域３（Ｐ型）との間のドリフト領域２ｄが空乏化し、寄生抵抗成分（ＪＦＥＴ抵抗成分）を増加させるという従来技術での問題を解消することができる。
−半導体装置の製造方法−
次に、本実施形態の例示的半導体装置の製造方法について説明する。
初めに、図１０（ａ）に示す工程を行う。ここでは、基板１上に、ドリフト領域２ｄ、ボディ領域３、ソース領域４及びトレンチトップ不純物領域６を含む炭化珪素層２を形成する。
基板１の一例として、（０００１）面から４°のオフ角を有する第１導電型（ここではＮ型）の４Ｈ−炭化珪素基板を用いる。この基板１の（０００１）Ｓｉ面上に、エピタキシャル成長によって、Ｎ型の炭化珪素層２を形成する。炭化珪素層２は、例えば、キャリア濃度が８×１０１５ｃｍ−３であり、厚さが１２μｍである。Ｎ型ドーパントとしては、例えば窒素が使用される。
次に、炭化珪素層２の表面（上部）に、Ｐ型のボディ領域３を形成する。ボディ領域３は、例えば、キャリア濃度が２×１０１８ｃｍ−３であり、厚さが１．２μｍである。ボディ領域３を形成するには、例えば、炭化珪素層２にＰ型の不純物イオン（Ａｌイオン等）をイオン注入する。炭化珪素層２のうち、ボディ領域３が形成された部分以外の領域がドリフト領域２ｄとなる。
尚、ボディ領域３を形成するためには、Ｎ型の炭化珪素層２上に、Ｐ型ドーパント（トリメチルアルミニウム等）を供給しながらエピタキシャル成長を行ってもよい。
次に、ボディ領域３の上部に、Ｎ型のソース領域４を形成する。ソース領域４は、例えば、キャリア濃度が５×１０１９ｃｍ−３であり、厚さが例えば０．６μｍである。ソース領域４を形成するには、例えば、炭化珪素層２上に形成されたシリコン酸化物又はポリシリコン等からなるマスク層（図示は省略）を用い、Ｎ型の不純物イオン（Ｎイオン等）をボディ領域３に注入する。
次に、ソース領域４の上部にＰ型のトレンチトップ不純物領域６を形成する。トレンチトップ不純物領域６のキャリア濃度は例えば１×１０２０ｃｍ−３、厚さは例えば０．３μｍである。トレンチトップ不純物領域６は、炭化珪素層２上に配置されたシリコン酸化膜やポリシリコンなどのマスク層（図示せず）を用いて、Ｐ型の不純物イオン（例えばＡｌイオン）をＮ型のソース領域４に注入することによって形成できる。この後、不活性ガス雰囲気中、例えば１７００℃の温度で３０分程度のアニール処理を行う。アニール処理によって、ボディ領域３、ソース領域４およびトレンチトップ不純物領域６に注入された不純物が活性化される。
尚、トレンチトップ不純物領域６のＰ型不純物濃度（キャリア濃度）は、ソース領域４のＮ型不純物濃度（キャリア濃度）よりも高いことが好ましい。これにより、後にトレンチボトム不純物領域７を形成する際、仮にソース領域４の一部がトレンチトップ不純物領域６とともにトレンチ底部５３に移動し、これらの領域に含まれるＰ型不純物とＮ型不純物とが補償（相殺）されることがあっても、トレンチボトム不純物領域７を確実にＰ型にすることができる。
また、ここではソース領域４の上部にトレンチトップ不純物領域６を形成する例を説明したが、ソース領域４の上面上にＰ型の炭化珪素をエピタキシャル成長させることによってトレンチトップ不純物領域６を形成してもよい。
次に、図１０（ｂ）に示すように、炭化珪素層２にトレンチ５を形成する。ここでは、ソース領域４及びボディ領域３を貫通し、ドリフト領域２ｄ内にトレンチ底部５３を有するようにトレンチ５を形成する。
このためには、まず、ソース領域４の一部の上に、例えばプラズマ酸化膜等のマスク層（図示は省略）を形成し、これをマスクとして反応性イオンエッチング（Reactive Ion Etching;RIE）を行う。これにより、炭化珪素層２に、例えば深さ１．５μｍで且つ幅１μｍのトレンチ５を形成する。
尚、図１０（ｂ）の例ではトレンチ５のトレンチ側壁５０が基板１の主面に対して略垂直であるが、トレンチ側壁５０は、基板１の主面の法線方向に対して傾斜していてもよい。つまり、トレンチ５は、高さ方向に幅の変化するテーパー形状又は逆テーパー形状を有していてもよい。
次に、図１０（ｃ）及び（ｄ）に示すように、トレンチ底部５３を覆い、トレンチトップ不純物領域６と同じ第２導電型（ここではＰ型）のトレンチボトム不純物領域７を形成する。これは、不活性ガス雰囲気下での熱処理によって、トレンチ５の上部コーナー部（上部周縁部）に配置されたトレンチトップ不純物領域６の一部をトレンチ底部５３上へ移動させることによって形成する。
具体的には、炭化珪素層２が形成された基板１を、例えばアルゴンガス（Ａｒ）雰囲気中において、例えば１５３０℃、２００ｍｂａｒ（２００ｈＰａ）の条件でアニール処理を実施する。アニール処理の時間は例えば５分間とする。
このアニール処理によって、トレンチトップ不純物領域６を構成する炭化珪素がトレンチ底部５３上に移動する。この際、トレンチトップ不純物領域６に含まれていたＰ型不純物もトレンチ底部５３上に移動するので、トレンチボトム不純物領域７の導電型はトレンチトップ不純物領域６の導電型と同じになる。ただし、トレンチ底部５３に移動する途中でトレンチトップ不純物領域６中のＰ型不純物の一部は気相中に脱離する、あるいはソース領域４又はドリフト領域２ｄから拡散するＮ型不純物によって補償されるため、トレンチボトム不純物領域７の不純物濃度（キャリア濃度）は、トレンチトップ不純物領域６の不純物濃度（キャリア濃度）よりも低くなる。
アニール条件やトレンチ構造等にもよるが、この例ではトレンチボトム不純物領域７のキャリア濃度は例えば１０１６ｃｍ−３台から１０１８ｃｍ−３台程度となる。このトレンチボトム不純物領域７は、トレンチ底部５３及びトレンチ側壁５０の炭化珪素と格子整合しており、結晶欠陥の少ない高品質な結晶品質を有している。尚、トレンチボトム不純物領域７が形成される際の炭化珪素の移動は、表面拡散現象と推定される。但し、実際のメカニズムが表面拡散現象である場合に限定するものではない。
尚、トレンチ５の上部コーナー部の炭化珪素の一部が移動してトレンチボトム不純物領域７を構成するので、トレンチ５の上部周縁部におけるトレンチトップ不純物領域６の上面（トレンチ上部側面５１）が、トレンチ５の内側に向かって下方に傾斜した形状となりやすい。また、当該トレンチトップ不純物領域６の上面（トレンチ５の上部コーナー部）は、丸みを帯びた形状となりやすい。
更に、トレンチボトム不純物領域７の上面は凹状になりやすく、丸みを帯びたラウンド形状となりやすい。例えば、曲率半径が０．２μｍ〜０．３μｍ程度の曲面となる。
また、アニール処理によって、トレンチ５を形成する際にＲＩＥ法によってトレンチ５の表面に導入された結晶ダメージを除去することができる。更に、トレンチ底部５３のコーナー部にサブトレンチ（トレンチ底部の側壁近傍にてエッチング量が大きくなり、深さの増した部分）が発生している場合には、アニール処理の際に移動する炭化珪素がサブトレンチを埋め込むことにより、サブトレンチを緩和することができる。
尚、本工程において、アルゴンガス（Ａｒ）雰囲気にＰ型ドーパントガス（例えば、トリメチルアルミニウム又はジボラン等）を加えた雰囲気中、例えば１５３０℃で且つ２００ｍｂａｒ（２００ｈＰａ）の条件でアニール処理を行なうこともできる。この場合でもアニール時間は、例えば５分間とする。この方法によれば、Ｐ型ドーパントガスを添加しない場合に比べてトレンチボトム不純物領域７の不純物濃度を高くすることができるので、トレンチ底部５３での電界集中をより効果的に緩和しうる。
前記のアニール処理により、トレンチ側壁５０の下部の一部のみに接し、トレンチ底部５３の上面を覆うようにトレンチボトム不純物領域７を形成することができる。
Ａｒ雰囲気におけるアニール処理の後に、水素雰囲気におけるアニールを行なってもよい。これにより、トレンチボトム不純物領域７を形成する際に、トレンチ側壁５０に余分なＰ型の領域が生じていたとしても、これを水素によってエッチング除去することができる。これにより、電流経路を確保してオン抵抗の増加を抑制することができる。
電流経路を確保するためには、トレンチボトム不純物領域７の上端が、ボディ領域３とドリフト領域２ｄとの界面よりも下に位置しており、この間の寸法Ｈ１が所定の値（例えば、０．１μｍ等）以上であることが望ましい。
尚、アニール処理の条件は、以上の記載には限定されない。例えば、ガス雰囲気として、アルゴンガス等の不活性ガス雰囲気、水素雰囲気、塩素系ガス雰囲気、又はこれらの混合ガス雰囲気を使用してもよい。また、これらのガスの存在下でドーパントガスを添加してもよい。ただし、アルゴンガス雰囲気においてトレンチボトム不純物領域７を形成するのが好ましい。
また、アニール処理の温度についても特に限定するものではないが、例えば、１５００℃以上で且つ１６００℃以下とするのが良い。１５００℃以上であれば、１時間以下の短時間で炭化珪素を移動させてトレンチボトム不純物領域７を形成することができる。１６００℃以下であれば、炭化珪素層２の表面にステップバンチング及びＳｉ抜け等の著しい表面荒れが発生するのを抑制することができる。具体的なアニール処理条件は、トレンチ５の深さ及び幅をデバイス設計上の許容範囲に保つこと等を考慮して適宜調整することが望ましい。
尚、アニール温度は用いる基板の種類に応じて変更すればよい。例えば、シリコン基板を用いる場合はアニール処理温度を炭化珪素基板を用いた場合よりも低い温度に設定してもよい。
次に、図１１（ａ）に示すように、トレンチ側壁５０及びトレンチボトム不純物領域７上と、トレンチ上部側面（トレンチトップ不純物領域６の上面）５１を覆うゲート絶縁膜８を形成する。
このためには、トレンチ５が形成された後の基板１を洗浄した後、例えば、熱酸化炉に入れて、ドライ酸化雰囲気にて１２００℃、０．５時間の処理を行なう。これにより、ゲート絶縁膜８として、トレンチ側壁５０上、トレンチボトム不純物領域７上及びトレンチ上部側面５１上にシリコン酸化膜（熱酸化膜）が形成される。
また、シリコン酸化膜に代えて、窒素を含むシリコン酸化膜を形成しても良い。このようにすると、ゲート絶縁膜８とボディ領域３との界面における界面準位が低減されるので、チャネル移動度の向上を期待できる。
次に、図１１（ｂ）に示すように、トレンチ５内及び炭化珪素層２の上面上、且つ、ゲート絶縁膜８の上に、ゲート電極９を形成する。
具体的には、まず、ウェハ表面全体にＬＰ−ＣＶＤ（Low Pressure ＣＶＤ）法によってリン（Ｐ）ドープのポリシリコンを例えば１０００ｎｍ堆積する。次に、例えば不活性ガス雰囲気中にて、１０００℃で且つ６０秒のＲＴＡ（Rapid Thermal Annealing）処理を行なうことにより、リンの活性化を行なう。この後、トレンチ５が設けられている領域以外の領域を開口させたレジスト等のマスク層（図示は省略）を形成する。更に、ＲＩＥ法により前記のポリシリコン層をエッチングすることにより、ゲート電極９を形成する。尚、ゲート電極９の形状は図１１（ｂ）に示す形状に限られず、例えばトレンチ５内全体に埋め込まれていなくてもよい。
次に、図１１（ｃ）に示すように、ボディ領域３及びソース領域４と接するようにソース電極１０を形成する。ソース電極１０は、炭化珪素層２の上面上に、ボディ領域３とソース領域４とに跨るように配置される。
具体的には、まず、炭化珪素層２及びゲート電極９を覆うように層間絶縁膜（図示は省略）を形成する。次に、前記層間絶縁膜に、ソース領域４の一部及びボディ領域３の一部を露出する開口部を設ける。この開口部内に導電膜（例えばＴｉ等の金属膜）を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４及びボディ領域３とオーミック接触するソース電極１０が得られる。
また、基板１の裏面（主面と反対側）上に、ドレイン電極１１を形成する。
以上により、トレンチゲート構造を有するＭＩＳＦＥＴである半導体装置が得られる。
このような製造方法によると、トレンチボトム不純物領域７は、トレンチ底部５３を覆うようにセルフアライメントで形成することができる。従って、アライメントずれの発生を防止し、トレンチ底部５３における電界集中を確実に抑制すると共に、トレンチ底部５３におけるゲート絶縁膜８の絶縁破壊及び信頼性低下を防止することができる。
更に、トレンチボトム不純物領域７は、トレンチ５内に炭化珪素を移動させることによって形成されるので、トレンチ５の幅と同等の幅にすることができる。従って、Ｐ型ボディ領域とトレンチ底部に形成したＰ型領域との間のＮ型領域が空乏化することで生じる寄生抵抗成分（ＪＦＥＴ抵抗成分）を抑制することができる。
また、この方法では、アニール処理を利用してトレンチボトム不純物領域７を形成することができるので、トレンチ底部５３にイオン注入によるダメージが入ることがない。また、イオン注入した場合の活性化アニールに比べて低い温度でトレンチボトム不純物領域７を形成することができるので、イオン注入を行う場合に比べてトレンチ５壁面の荒れを低減することができる。
更に、トレンチボトム不純物領域７は、トレンチ底部５３上に格子整合した状態でエピタキシャル成長するので、高品質な結晶性を有する。従って、その表面に形成したゲート絶縁膜８の信頼性を向上することができる。
尚、ゲート絶縁膜８として窒素を含んだシリコン酸化膜を形成してもよい。これにより、ゲート絶縁膜界面の界面準位が低減され、チャネル移動度の向上が期待できる。尚、ゲート絶縁膜８は熱酸化膜以外の膜を含んでいてもよい。更に、ゲート絶縁膜８としては、例えばＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等による堆積膜を用いることもできる。
（半導体装置の変形例）
以下、上述の半導体装置の変形例について、図面を参照して説明する。
図１２（ａ）は、変形例の半導体装置３００ａの断面構成を模式的に示し、図１２（ｂ）は、半導体装置の炭化珪素層表面において複数（ここでは３つ）のユニットセルが配列されている平面構成の例を模式的に示している。図１２（ｂ）のXIIa-XIIa'線が図１２（ａ）の断面に対応する。図１２（ａ）及び（ｂ）において、図９（ａ）及び（ｂ）に示す半導体装置１００ａと同じ構成要素には同じ符号を付し、以下では主として相違点を説明する。
図１２（ａ）に示す通り、変形例の半導体装置３００ａは、トレンチ側壁５０と、ゲート絶縁膜８との間に、第１導電型（ここではＮ型）の炭化珪素からなるチャネル層１２を有している。チャネル層１２は、例えば、キャリア濃度が１×１０１８ｃｍ−３であり、厚さが２０ｎｍである。尚、チャネル層１２のキャリア濃度（不純物濃度）は、ドリフト領域２ｄのキャリア濃度よりも高くすることが望ましく、また、トレンチボトム不純物領域７のキャリア濃度よりも高いことが望ましい。
チャネル層１２は、Ｐ型のボディ領域３と、トレンチボトム不純物領域７との間の部分のＮ型の領域（ドリフト領域２ｄ）における空乏化を抑制する効果を有する。従って、図９（ａ）及び（ｂ）の構造に比べて、寄生抵抗成分（ＪＦＥＴ成分）の発生をより確実に抑制できる。
尚、チャネル層１２は、ドリフト領域２ｄよりもキャリア濃度が高い層が含まれていれば、単層構造及び積層構造のいずれでも構わない。また、チャネル層１２の膜厚については、ゲート閾値電圧の設計値によって適宜調整すればよい。
また、図１２（ａ）に示す変形例では、チャネル層１２がトレンチトップ不純物領域６の上面を含むトレンチ５の内壁全体に形成されているが、このうちの少なくともゲート絶縁膜８とボディ領域３との間に位置する部分がキャリアが走行するチャネルとして機能する。ただし、チャネル層１２がトレンチトップ不純物領域６の上面に接して形成されている場合、Ｎ型のチャネル層１２とＰ型のトレンチトップ不純物領域７との間で空乏層が形成される。この場合、当該空乏層の形成により、ゲート絶縁膜８を厚くすることなく、ゲート電極９とソース領域４との間に生じる容量を小さくすることができる。
尚、以上のような第１導電型（ここではＮ型）のチャネル層１２を含むＭＯＳＦＥＴは、蓄積型ＭＯＳＦＥＴと呼ばれ、チャネル層１２を備えないＭＯＳＦＥＴ（図９（ａ）及び（ｂ）を参照）とは動作が一部異なる。
例えば、ゲート電極９に閾値よりも負バイアスが印加されたオフ状態では、チャネル層１２とボディ領域３とのＰＮ接合によりチャネル層１２が空乏化した空乏状態となるので、電流が流れない。また、ゲート電極９に閾値以上の正バイアスが印加されたオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので電流が流れる。
次に、本変形例の半導体装置３００ａの製造方法を説明する。
初めに、図１３（ａ）に示すように、基板１上に、ドリフト領域２ｄ、ボディ領域３、ソース領域４及びトレンチトップ不純物領域６を含む炭化珪素層２を形成する。続いて、図１３（ｂ）に示すように、炭化珪素層２のうちトレンチトップ不純物領域６、ソース領域４及びボディ領域３を貫通し、ドリフト領域２ｄ内にトレンチ底部５３を有するようにトレンチ５を形成する。これらの工程は、図１０（ａ）及び（ｂ）を参照して説明した半導体装置１００ａの製造方法と同様に行なえばよい。
次に、図１４（ａ）及び（ｂ）に示すように、トレンチ底部５３を覆う第２導電型（ここではＰ型）のトレンチボトム不純物領域７を形成する。この工程は、例えば、アルゴンガス等の不活性ガス雰囲気中でのアニール処理により、トレンチ５の上部コーナー部（上部周縁部）のトレンチトップ不純物領域６を構成する炭化珪素の一部をトレンチ底部５３上へ移動させることによって行なわれる。より具体的には、図１０（ｃ）及び（ｄ）を参照して説明した半導体装置１００ａの製造方法と同様に行なえばよい。
次に、図１４（ｃ）に示すように、トレンチ５の内側に、炭化珪素からなるチャネル層１２を形成する。具体的には、トレンチ側壁５０、トレンチボトム不純物領域７の上面、トレンチ上部側面（トレンチトップ不純物領域６の上面）５１と、トレンチ５の周囲におけるソース領域４上及びボディ領域３上を覆うように、第１導電型（ここではＮ型）で且つキャリア濃度が１×１０１８ｃｍ−３の炭化珪素からなるチャネル層１２を形成する。
チャネル層１２を形成するには、例えば、ＣＶＤ装置を用いて、シリコン系ガス（例えばシランガス）、カーボン系ガス（例えばプロパンガス）及びドーパントガス（例えば、Ｎ型であれば窒素ガス）を供給し、１５００℃以上で且つ１６００℃以下の温度に加熱する。但し、この条件に限定はされない。例えば、より広い温度範囲（１４５０℃以上で且つ１６５０℃以下等）においてもチャネル層１２をエピタキシャル成長させることは十分可能である。
尚、図１４（ａ）及び（ｂ）に示すようにトレンチボトム不純物領域７を形成した後、同じ装置内にて連続的に、図１４（ｃ）に示すチャネル層１２の成長を行なうことができる。
また、チャネル層１２に代えて、トレンチ側壁５０へのイオン注入によって形成されたＮ型のチャネル層を形成することもできるが、エピタキシャル成長により形成したチャネル層１２を用いる方が結晶へのダメージを抑えられる点でより好ましい。
次に、図１５（ａ）に示すように、トレンチ５内及びトレンチ５の周囲において、チャネル層１２上を覆うゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば、熱酸化によるシリコン酸化膜、窒素を含有するシリコン酸化膜、ＣＶＤ法又はスパッタ法による堆積膜等として形成すればよい。これは、図１１（ａ）に示す半導体装置１００ａの製造方法と同様に行なえばよい。
次に、図１５（ｂ）に示すように、トレンチ５内及び炭化珪素層２の上面上に、且つ、ゲート絶縁膜８の上に、ゲート電極９を形成する。例えば、ＬＰ−ＣＶＤ法によってリン（Ｐ）ドープのポリシリコン膜を堆積した後、ＲＴＡ処理によりリンを活性化し、エッチングにより所定の部分以外を除去する。より具体的には、図１１（ｂ）に示す半導体装置１００ａの製造方法と同様に行なえばよい。
次に、図１５（ｃ）に示すように、ボディ領域３及びソース領域４に跨るように、ソース電極１０を形成する。また、基板１の裏面（主面と反対側）上に、ドレイン電極１１を形成する。いずれも、図１１（ｃ）に示す半導体装置１００ａの製造方法と同様に行なえばよい。
以上のようにして、変形例の半導体装置３００ａが製造される。本変形例においても、トレンチ５の上部コーナー部の炭化珪素を移動させることでトレンチ底部５３を覆うトレンチボトム不純物領域７を形成している。これにより、半導体装置３００ａにおいても、半導体装置１００ａと同様の効果が得られる。つまり、トレンチボトム不純物領域７は、トレンチ５に対してセルフアライメントに形成され、アライメントずれが生じることはない。よって、トレンチ底部５３におけるゲート絶縁膜８の絶縁破壊及び信頼性低下を防止することができる。また、Ｐ型のボディ領域３とトレンチ底部５３に形成したＰ型領域との間のＮ型領域が空乏化することで生じる寄生抵抗成分（ＪＦＥＴ抵抗成分）を抑制することができる。これに加えて、チャネル層１２により寄生抵抗成分（ＪＦＥＴ成分）の発生をより確実に抑制できることは、前記の通りである。
尚、以上の例では、Ｎ型のドリフト領域２ｄに対してＰ型のトレンチトップ不純物領域６及びトレンチボトム不純物領域７を形成している。しかしながら、これとは逆に、Ｐ型のドリフト領域２ｄに対してＮ型のトレンチボトム不純物領域７を形成してもよい。つまり、上述の半導体装置において、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
また、以上では、トレンチゲート構造を有する縦型ＭＩＳＦＥＴを代表例として説明した。しかしながら、トレンチ、第１導電型の第１の半導体領域、第２導電型のトレンチボトム不純物領域、及びトレンチトップ不純物領域を組み合わせた構造及びその形成方法、特にトレンチボトム不純物領域の形成方法を他の種類の半導体装置に適用してもよい。
例えば、トランジスタ及びダイオードのガードリング部におけるＰ型層、ＭＰＳ（Merged PiN and Shottky Barrier）ダイオードのＰ層、ＪＢＳ（Juction-Barrier Schottky）ダイオードのＰ層等に、本開示トレンチボトム領域の形成方法を適用してもよい。この場合、通常イオン注入やＣＶＤ法を用いないため、トレンチ底部に結晶性に優れた高品質なＰ層を選択的に形成することができるという利点があり、半導体装置の信頼性向上に期待できる。
本実施形態の技術を適用したＪＢＳダイオードの模式的な断面構造を、図１６に示す。本実施形態の技術を適用したＪＢＳダイオードは、第１導電型（この例ではＮ型）の基板６１上に、第１導電型（Ｎ型）の半導体層（第１の半導体領域）６３が形成され、半導体層６３には複数のトレンチ７３が配列されている。各トレンチ７３の底部を覆うように、第２導電型（ここではＰ型）のトレンチボトム不純物領域６５が形成されている。また、各トレンチ７３の上部周縁部（上部コーナー部）には、第２導電型（ここではＰ型）のトレンチトップ不純物領域６７が形成されている。更に、各トレンチ７３内及び半導体層６３上には第１電極６９が形成されており、基板６１の裏面上には、第２電極７１が形成されている。尚、各トレンチ７３の上部コーナー部は一部が除去され、トレンチトップ不純物領域６７の上面は、例えば、丸められた形状となっている。トレンチボトム不純物領域６５の上面は、例えば、方に向かって凸の曲面になっている。トレンチボトム不純物領域６５の下面は、例えば平坦な形状であっても良いし、サブトレンチがあっても良いし、丸められた形状であっても良い。
ここで、第１電極６９は、半導体層６３に対してショットキー障壁を形成する金属により形成する。例えば、半導体層６３が４Ｈ−ＳｉＣのときには、第１電極６９の材料として、例えばＴｉを選択する。
このような構造により、トレンチ７３の底部はトレンチボトム不純物領域６５により保護され、トレンチ７３の上部周縁部はトレンチトップ不純物領域６７に保護される。トレンチトップ不純物領域６７で挟まれた半導体層６３の領域１０１、及び、トレンチ７３の側壁におけるトレンチトップ不純物領域６７とトレンチボトム不純物領域６５とに挟まれた半導体層６３の領域１０２は、いずれも第１電極６９に対してショットキー接合を形成する。これにより、第１電極６９をアノード、第２電極７１をカソードとしたとき、図１６の半導体装置はＪＢＳダイオードとして機能する。ＪＢＳダイオードに順バイアスが印加された場合、ダイオード電流は、第１電極６９から、領域１０１及び領域１０２を通って第２電極７１へ流れる。一方、ＪＢＳダイオードに逆バイアスが印加された場合、トレンチトップ不純物領域６７及びトレンチボトム不純物領域６５と、半導体層６３とにより構成されるｐｎ接合に対して逆バイアスが印加されるので、ｐｎ接合から空乏層が拡がる。この空乏層が、隣接するトレンチトップ不純物領域６７やトレンチボトム不純物領域６５から延びる空乏層と重なることにより、領域１０１及び領域１０２のショットキー接合における漏れ電流を遮断する効果を有する。
このような構造を形成するために、既に説明した半導体装置１００ａ等におけるトレンチボトム不純物領域７の形成方法を利用することができる。つまり、半導体層６３にトレンチトップ不純物領域６７及びトレンチ７３を形成した後に、例えば、アルゴン等の不活性ガスの雰囲気下にてアニール処理を行なう。これにより、トレンチ７３の上部コーナー部（トレンチトップ不純物領域６７の一部）の半導体元素をトレンチ７３の底部に移動させて、Ｐ型のトレンチボトム不純物領域６５を形成する。これにより、トレンチ７３に対してセルフアラインでトレンチボトム不純物領域６５を形成することができる。
尚、ＭＰＳダイオードを作製するには、例えば、トレンチボトム不純物領域６５もしくはトレンチトップ不純物領域６７のキャリア濃度、又は、第１電極６９のアニール条件を調整することにより、トレンチボトム不純物領域６５と第１電極６９との接触部、又は、トレンチトップ不純物領域６７と第１電極６９との接触部が、オーミック接触となるようにすればよい。
また、以上に説明した第１の実施形態及び第２の実施形態のいずれにおいても、基板とその直上に形成する半導体層とを互いに異なる導電型とすることにより、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を形成することができる。ＩＧＢＴの場合、以上に説明したソース電極１０、ドレイン電極１１、ソース領域４は、順に、それぞれエミッタ電極、コレクタ電極、エミッタ領域と呼ばれる。
従って、以上に説明した半導体装置について、ドリフト領域、及びエミッタ領域の導電型をＮ型とし、基板及びボディ領域の導電型をＰ型とすると、Ｎ型のＩＧＢＴを得ることができる。このとき、Ｐ型基板とＮ型ドリフト層との間に、Ｎ型のバッファ層を配置してもよい。また、ドリフト領域、及びエミッタ領域の導電型をＰ型とし、基板及びボディ領域の導電型をＮ型とすると、Ｐ型のＩＧＢＴを得ることができる。このとき、Ｎ型基板とＰ型ドリフト層との間に、Ｐ型のバッファ層を配置してもよい。
また、以上では、複数のユニットセルが並列に配列されている例を示したが、ユニットセルはどのように配置されていてもよい。
また、トレンチ５の平面形状を長方形状として、複数のトレンチの長辺が互いに平行となるようにユニットセルを配置した例を説明した。しかしながら、トレンチの平面形状はこれには限らない。例えば、正方形状の平面形状を有するトレンチであっても良い。尚、この場合、トレンチの幅方向としては、いずれかの辺に沿う方向を考えればよい。
また、以上では、基板１が４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面を主面として炭化珪素層２が形成された例を示した。しかし、（０００−１）Ｃ面に炭化珪素層２を形成し、（０００１）Ｓｉ面にドレイン電極１１を形成しても良い。また、主面の面方位を他の結晶面としても良いし、前記のＳｉ面又はＣ面の任意のオフカット面を基板の主面としても良い。更に、他のポリタイプのＳｉＣ基板を用いることも可能である。
更に、ＳｉＣ基板の他に、窒化ガリウム（ＧａＮ）又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。また、シリコンを用いた半導体装置に適用することも可能である。
この他にも、以上に説明した半導体装置及びその変形例における部材の形状、大きさ、不純物濃度、構成材料等の種々の構成要素は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
本開示の半導体装置及びその製造方法は、例えばトレンチゲート型構造の半導体装置、より具体的にはＥＶ（Electric Vehicle）又はＨＥＶ（Hybrid Electric Vehicle ）等の車載用、産業機器用インバータに搭載するためのパワー半導体デバイス用途等において有用である。
１、６１ 基板
２ 炭化珪素層
２ｄ ドリフト領域
３ ボディ領域
４ ソース領域
５、７３ トレンチ
６、６７ トレンチトップ不純物領域
７、６５ トレンチボトム不純物領域
８ ゲート絶縁膜
９ ゲート電極
１０ ソース電極
１１ ドレイン電極
１２ チャネル層
１６ ドーパント
５０ トレンチ側壁
５１ トレンチ上部側面
５２ 主面
５３ トレンチ底部
６３ 半導体層
６９ 第１電極
７１ 第２電極
１００、１００ａ、３００、３００ａ 半導体装置

Claims (26)

  1. 基板の主面に、第１導電型の第１の半導体領域を有する半導体層を形成する工程と、
    前記半導体層に、底部が前記第１の半導体領域内に位置するトレンチを形成する工程と、
    アニール処理により、前記トレンチの上部コーナー部の前記半導体層の一部を前記トレンチの底部上に移動させることで、前記トレンチの底部を覆う第２導電型のトレンチボトム不純物領域を形成する工程とを含む、半導体装置の製造方法。
  2. 請求項１において、
    前記アニール処理を第２導電型のドーパントガスを含む雰囲気中において行なうことにより、前記第２導電型のトレンチボトム不純物領域を形成する、半導体装置の製造方法。
  3. 請求項２において、
    前記トレンチボトム不純物領域を形成する工程の後に、前記トレンチの側面及び前記トレンチボトム不純物領域上を覆うゲート絶縁膜を形成する工程と、
    少なくとも前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程とを更に備え、
    前記半導体層は、前記第１の半導体領域であるドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の第２の半導体領域とを有しており、
    前記トレンチは、前記第２の半導体領域及び前記ボディ領域を貫通し、前記ドリフト領域の内部にまで達している、半導体装置の製造方法。
  4. 請求項１〜３のいずれか１つにおいて、
    前記トレンチボトム不純物領域を形成する工程において、前記アニール処理の後に、水素雰囲気中でのエッチング処理を行なう、半導体装置の製造方法。
  5. 請求項１において、
    前記半導体層を形成する工程において、前記第１の半導体領域上に第２導電型のトレンチトップ不純物領域を更に形成し、
    前記トレンチを形成する工程において、前記トレンチは前記トレンチトップ不純物領域を貫通するように形成され、
    前記トレンチボトム不純物領域を形成する工程において、前記トレンチトップ不純物領域の一部を前記トレンチの底部上に移動させることにより、前記第２導電型のトレンチボトム不純物領域を形成する、半導体装置の製造方法。
  6. 請求項５において、
    前記トレンチボトム不純物領域を形成する工程の後に、前記トレンチの側面及び前記トレンチボトム不純物領域上を覆うゲート絶縁膜を形成する工程と、
    少なくとも前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程とを更に備え、
    前記半導体層は、前記第１の半導体領域であるドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に形成された第１導電型の第２の半導体領域と、前記第２の半導体領域上に形成された前記トレンチトップ不純物領域とを有しており、
    前記トレンチは、前記トレンチトップ不純物領域、前記第２の半導体領域及び前記ボディ領域を貫通し、前記ドリフト領域の内部にまで達している、半導体装置の製造方法。
  7. 請求項５又は６において、
    前記アニール処理は、不活性ガス存在下における熱処理を含む、半導体装置の製造方法。
  8. 請求項７において、
    前記トレンチボトム不純物領域を形成する工程では、前記不活性ガス存在下で熱処理した後に、水素雰囲気中でのエッチング処理を行う、半導体装置の製造方法。
  9. 請求項７又は８において、
    前記トレンチボトム不純物領域を形成する工程は、前記不活性ガス存在下、第２導電型のドーパントガスを含む雰囲気中において熱処理を行う工程を含む、半導体装置の製造方法。
  10. 請求項３又は６において、
    前記基板の裏面にドレイン電極を形成する工程と、
    前記第２の半導体領域上及び前記ボディ領域上にソース電極を形成する工程とを更に備え、
    前記第２の半導体領域はソース領域であり、
    前記基板は第１導電型である、半導体装置の製造方法。
  11. 請求項３、６又は１０において、
    前記ゲート絶縁膜を形成する工程の前に、前記トレンチの側面の一部を構成する前記ボディ領域の側面上に、第１導電型のチャネル層を形成する工程を更に備える、半導体装置の製造方法。
  12. 請求項１〜１１のいずれか１つにおいて、
    前記基板及び前記半導体層は炭化珪素で構成されている、半導体装置の製造方法。
  13. 請求項１２において、
    前記アニール処理は１５００度以上１６００度以下で行う、半導体装置の製造方法。
  14. 基板と、
    前記基板の主面側に配置され、第１導電型の第１の半導体領域を有する半導体層と、
    前記半導体層に配置され、底部が前記第１の半導体領域内に位置するトレンチと、
    前記トレンチの底部を覆う第２導電型のトレンチボトム不純物領域とを備え、
    前記トレンチの上部周縁部における前記半導体層の上面は、丸みを帯びた形状を有しており、
    前記トレンチボトム不純物領域は、アニール処理によって、前記トレンチの上部コーナー部の前記半導体層の一部を前記トレンチの底部に移動させることにより形成された領域である、半導体装置。
  15. 請求項１４において、
    前記アニール処理は、第２導電型ドーパントガスを含む雰囲気において行われる、半導体装置。
  16. 請求項１４又は１５において、
    前記半導体層は、前記第１の半導体領域であるドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の第２の半導体領域とを有し、
    前記トレンチは、前記第２の半導体領域及び前記ボディ領域を貫通し、前記ドリフト領域の内部にまで達しており、
    前記トレンチの側面及び前記トレンチボトム不純物領域上を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上であって、少なくとも前記トレンチ内に配置されたゲート電極とを更に備える、半導体装置。
  17. 請求項１４において、
    前記半導体層は、前記第１の半導体領域上であって前記トレンチの上部周縁部に配置された第２導電型のトレンチトップ不純物領域を更に有する、半導体装置。
  18. 請求項１７において、
    前記半導体層は、前記第１の半導体領域であるドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の第２の半導体領域と、前記第２の半導体領域上に配置された前記トレンチトップ不純物領域とを有し、
    前記トレンチは、前記トレンチトップ不純物領域、前記第２の半導体領域及び前記ボディ領域を貫通し、前記ドリフト領域の内部にまで達しており、
    前記トレンチの側面及び前記トレンチボトム不純物領域上を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上であって、少なくとも前記トレンチ内に配置されたゲート電極とを更に備えている、半導体装置。
  19. 請求項１６又は１８において、
    前記基板の裏面上に配置されたドレイン電極と、
    前記第２の半導体領域上及び前記ボディ領域上に配置されたソース電極とを更に備え、
    前記第２の半導体領域はソース領域であり、
    前記基板は第１導電型である、半導体装置。
  20. 請求項１６、１８又は１９において、
    少なくとも前記ボディ領域と前記ゲート絶縁膜との間に配置された、第１導電型のチャネル層を更に備えている、半導体装置。
  21. 請求項１６及び１８〜２０のいずれか１つにおいて、
    前記トレンチボトム不純物領域の上面位置は、前記ドリフト領域と前記ボディ領域との界面位置よりも低い、半導体装置。
  22. 請求項１４〜２１のいずれか１つにおいて、
    前記トレンチボトム不純物領域の上面は凹状である、半導体装置。
  23. 請求項１４〜２２のいずれか１つにおいて、
    前記トレンチの側面と、前記トレンチボトム不純物領域の側面とが一致している、半導体装置。
  24. 請求項１４〜２３のいずれか１つにおいて、
    前記基板及び前記半導体層は炭化珪素で構成されている、半導体装置。
  25. 請求項１７又は１８において、
    前記トレンチトップ不純物領域の不純物濃度は、前記トレンチボトム不純物領域の不純物濃度よりも高い、半導体装置。
  26. 請求項１７又は１８において、
    前記トレンチトップ不純物領域における第２導電型の不純物濃度は、前記第２の半導体領域における第１導電型の不純物濃度よりも高い、半導体装置。
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