JP6687504B2 - スイッチング素子の製造方法 - Google Patents

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Description

本明細書に開示の技術は、スイッチング素子の製造方法に関する。
特許文献１には、トレンチ型のスイッチング素子であって、トレンチの底面でゲート絶縁層に接する底面ｐ型領域と、トレンチの側面に沿って延びるとともにボディ領域と底面ｐ型領域とを接続する側面ｐ型領域を有するスイッチング素子が開示されている。スイッチング素子がオフしている状態では、底面ｐ型領域からその周囲のｎ型領域に空乏層が広がる。これによって、ゲート電極の下端近傍でゲート絶縁層に印加される電界が抑制される。したがって、このスイッチング素子は、高い耐圧を有する。また、スイッチング素子がオンするときには、側面ｐ型領域を介してボディ領域から底面ｐ型領域へホールが流れることで、底面ｐ型領域の電位がボディ領域と略同電位に維持される。このため、底面ｐ型領域とその周囲のｎ型領域の間の電位差が小さくなり、ｎ型領域に広がっていた空乏層が短時間で底面ｐ型領域に向かって収縮する。したがって、このスイッチング素子は、オンした直後におけるオン抵抗が低い。
特開２００７−２４２８５２号公報
特許文献１の技術では、側面ｐ型領域が、トレンチの側面に対してｐ型不純物を注入することで形成される。しかしながら、トレンチの側面に対してｐ型不純物を注入するときに、側面ｐ型領域を含むトレンチの側面近傍の半導体領域に結晶欠陥が形成される。形成された結晶欠陥は、半導体基板を熱処理することで一定の割合で消滅させることができる。それでも、ｐ型不純物の注入前に比べると、トレンチの側面近傍の半導体領域に存在する結晶欠陥密度が高くなる。トレンチの側面近傍の半導体領域の結晶欠陥密度が上昇すると、その結晶欠陥密度が高い領域を介してリーク電流が生じる。したがって、本明細書では、リーク電流が流れ難く、かつ、側面ｐ型領域を有するスイッチング素子を製造する技術を提供する。
本明細書が開示するスイッチング素子の製造方法は、半導体基板準備工程と、側面ｐ型領域形成工程を有する。前記半導体基板準備工程では、ｎ型のドレイン領域と、ｐ型のボディ領域と、トレンチを有する半導体基板を準備する。前記ボディ領域が前記ドレイン領域上に配置されているとともに前記半導体基板の表面に露出しており、前記トレンチが前記表面から前記ボディ領域を貫通して前記ドレイン領域に達している。前記側面ｐ型領域形成工程では、前記半導体基板を加熱して前記ボディ領域の一部を前記トレンチ内に流入させることによって、前記ボディ領域よりも下側で前記トレンチの側面に沿って延びる側面ｐ型領域を形成する。製造される前記スイッチング素子が、ゲート絶縁層と、底面ｐ型領域と、ソース領域と、ゲート電極を有している。前記ゲート絶縁層は、前記トレンチの内面を覆っている。前記底面ｐ型領域は、前記半導体基板内に設けられており、前記トレンチの底面で前記ゲート絶縁層に接し、前記側面ｐ型領域に接続されている。前記ソース領域は、前記半導体基板内に設けられており、前記トレンチの前記側面で前記ゲート絶縁層に接し、前記ボディ領域によって前記ドレイン領域から分離されているｎ型の領域である。前記ゲート電極は、前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されており、前記ゲート絶縁層を介して前記ソース領域、前記ボディ領域及び前記ドレイン領域に対向している。
なお、ゲート絶縁層、底面ｐ型領域、ソース領域及びゲート電極は、どのようなタイミングで形成されてもよい。
この製造方法では、半導体基板を加熱してボディ領域の一部をトレンチ内に流入させることで、側面ｐ型領域を形成する。半導体材料が溶融した後に凝固することで得られる半導体領域の結晶欠陥密度は極めて低い。したがって、この製造方法では、側面ｐ型領域を含むトレンチの側面近傍の半導体領域における結晶欠陥密度が極めて低くなる。このため、トレンチの側面近傍の半導体領域を介するリーク電流を抑制することができる。すなわち、この製造方法によれば、リーク電流が流れ難く、かつ、側面ｐ型領域を有するスイッチング素子を製造することができる。
スイッチング素子１０の平面図。 図１のＩＩ−ＩＩ線における断面図。 図１のＩＩＩ−ＩＩＩ線における断面図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。 スイッチング素子１０の製造工程の説明図。
図１〜３に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。スイッチング素子１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）を主材料とするＳｉＣ基板である。
半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。また、図１に示すように、半導体基板１２の上面１２ａに露出する範囲には、ｎ型の複数のソース領域３０と、ｐ型のボディ領域３２が設けられている。ソース領域３０とボディ領域３２は、上面１２ａにおいて、トレンチ２２と交差するようにｘ方向に長く伸びている。ソース領域３０とボディ領域３２は、上面１２ａにおいて、ｙ方向に交互に繰り返し出現するように設けられている。図２は、ソース領域３０が上面１２ａに設けられている範囲の断面を示しており、図３は、ボディ領域３２が上面１２ａに設けられている範囲の断面を示している。
図２に示す断面と図３に示す断面では、トレンチ２２の形状が異なる。図３に示す断面では、トレンチ２２の側面と底面が、図２に示す断面よりも滑らかな曲面によって接続されている。また、図３に示す断面では、トレンチ２２の側面と半導体基板１２の上面１２ａが、図２に示す断面よりも滑らかな曲面によって接続されている。
図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁層２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に設けられている。底部絶縁層２４ａは、トレンチ２２の底面と、その底面近傍のトレンチ２２の側面を覆っている。側面絶縁層２４ｂは、底部絶縁層２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁層２４ａの厚みは、側面絶縁層２４ｂの厚みよりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
図２、３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
図１〜３に示すように、半導体基板１２の内部には、上述した複数のソース領域３０、上述したボディ領域３２、ドレイン領域３４、複数の底面ｐ型領域３６及び複数の側面ｐ型領域３８が設けられている。
図１、２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の側面において、側面絶縁層２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁層２４ｂに接している。
図１、３に示すように、ボディ領域３２は、２つのソース領域３０に挟まれた範囲において、半導体基板１２の上面１２ａに臨んでいる。図２に示すように、ボディ領域３２は、上面１２ａに臨む位置から各ソース領域３０の下側まで伸びている。図２、３に示すように、ボディ領域３２は、複数の高濃度領域３２ａと低濃度領域３２ｂを有している。各高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。各高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。各高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、各ソース領域３０と各高濃度領域３２ａの下側に配置されている。低濃度領域３２ｂは、各ソース領域３０及び各高濃度領域３２ａの下側で側面絶縁層２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。
ドレイン領域３４は、ｎ型領域である。図２、３に示すように、ドレイン領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によって各ソース領域３０から分離されている。ドレイン領域３４は、ドリフト領域３４ａと、ドリフト領域３４ａよりもｎ型不純物濃度が高いコンタクト領域３４ｂを有している。
ドリフト領域３４ａは、ボディ領域３２の下側に配置されている。図２に示すように、ドリフト領域３４ａは、側面ｐ型領域３８が設けられていない範囲において、側面絶縁層２４ｂに接している。ドリフト領域３４ａは、ボディ領域３２の下側で側面絶縁層２４ｂに接している。図３に示すように、ドリフト領域３４ａは、側面ｐ型領域３８が設けられている範囲では、側面ｐ型領域３８に接している。
図２、３に示すように、コンタクト領域３４ｂは、ドリフト領域３４ａの下側に配置されている。コンタクト領域３４ｂは、半導体基板１２の下面１２ｂに臨む範囲に配置されている。コンタクト領域３４ｂは、下部電極７２にオーミック接触している。
図２、３に示すように、各底面ｐ型領域３６は、対応するトレンチ２２の底面に臨む範囲に配置されている。各底面ｐ型領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。各底面ｐ型領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底面ｐ型領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。各底面ｐ型領域３６の周囲は、ドリフト領域３４ａに囲まれている。後述する側面ｐ型領域３８が設けられている箇所を除いて、各底面ｐ型領域３６は、ドリフト領域３４ａによってボディ領域３２から分離されている。
各側面ｐ型領域３８は、ｐ型領域である。図３に示すように、各側面ｐ型領域３８は、ボディ領域３２からトレンチ２２の側面に沿って下側に伸びている。側面ｐ型領域３８の下端は、底面ｐ型領域３６に接続されている。すなわち、側面ｐ型領域３８によって、ボディ領域３２と底面ｐ型領域３６が接続されている。側面ｐ型領域３８は、図３に示す断面部分（すなわち、上面１２ａに臨む範囲にボディ領域３２が設けられている断面部分）に設けられている。側面ｐ型領域３８は、図２に示す断面部分（すなわち、上面１２ａに臨む範囲にソース領域３０が設けられている断面部分）には設けられていない。側面ｐ型領域３８は、１つのトレンチ２２の側面の複数個所に設けられている。
次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時には、スイッチング素子１０と負荷（例えば、モータ）と電源が直列に接続される。スイッチング素子１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。スイッチング素子１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁層２４ｂに接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、スイッチング素子１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消失し、スイッチング素子１０がオフする。以下、スイッチング素子１０の動作について、詳細に説明する。
スイッチング素子１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位が上昇する過程において、コンタクト領域３４ｂ及びドリフト領域３４ａの電位が上昇する。ドリフト領域３４ａの電位が上昇すると、ドリフト領域３４ａと底面ｐ型領域３６の間の容量結合によって、底面ｐ型領域３６の電位が上昇しようとする。しかしながら、ドリフト領域３４ａの電位が上昇する過程において、底面ｐ型領域３６から側面ｐ型領域３８を介してボディ領域３２へホールが流れる。したがって、底面ｐ型領域３６の電位はボディ領域３２の電位と略同電位に維持される。したがって、ドリフト領域３４ａの電位が上昇すると、ボディ領域３２、側面ｐ型領域３８及び底面ｐ型領域３６により構成されるｐ型領域とドリフト領域３４ａとの界面のｐｎ接合に逆電圧が印加される。このため、このｐ型領域からドリフト領域３４ａに空乏層が広がる。底面ｐ型領域３６からドリフト領域３４ａに空乏層が広がることで、ゲート電極２６の下端近傍のゲート絶縁層２４に高い電界が印加されることが抑制される。
スイッチング素子１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、ゲート絶縁層２４に接する範囲のボディ領域３２にチャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４ａが接続される。すると、ドリフト領域３４ａの電位が低下する。すると、ボディ領域３２からドリフト領域３４ａに広がっていた空乏層が収縮する。このため、電子が、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４ａ及びコンタクト領域３４ｂを介して下部電極７２へ流れる。また、ドリフト領域３４ａの電位が低下すると、ドリフト領域３４ａと底面ｐ型領域３６の間の容量結合によって、底面ｐ型領域３６の電位が低下しようとする。しかしながら、ドリフト領域３４ａの電位が低下する過程において、ボディ領域３２から側面ｐ型領域３８を介して底面ｐ型領域３６へホールが流れる。したがって、底面ｐ型領域３６の電位はボディ領域３２の電位と略同電位に維持される。したがって、ドリフト領域３４ａの電位が低下すると、底面ｐ型領域３６とドリフト領域３４ａの間の電位差が小さくなり、底面ｐ型領域３６からドリフト領域３４ａに広がっていた空乏層が収縮する。このため、ドリフト領域３４ａ内の電子が流れることが可能な領域が広くなる。したがって、ドリフト領域３４ａの抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３４ａで生じる損失が抑制される。
以上に説明したように、スイッチング素子１０では、底面ｐ型領域３６が側面ｐ型領域３８によってボディ領域３２に接続されているので、底面ｐ型領域３６からドリフト領域３４ａに広がっていた空乏層が、スイッチング素子１０がターンオンした後に短時間で収縮する。したがって、スイッチング素子１０は、オンした直後におけるオン抵抗が低い。
次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、ドリフト領域３４ａと同程度のｎ型不純物濃度を有するｎ型の半導体基板１２（加工前の半導体基板１２）から製造される。図４〜１３は、スイッチング素子１０の製造過程における断面を示している。なお、図４〜１３において、左側の断面は図２に相当する範囲の断面を示しており、右側の断面は図３に相当する範囲の断面を示している。以下では、図２に相当する範囲（上面１２ａ近傍にソース領域３０を形成すべき範囲）を第１範囲１０１といい、図３に相当する範囲（上面１２ａ近傍にボディ領域３２を形成すべき範囲）を第２範囲１０２という。
まず、図４に示すように、加工前の半導体基板１２の上面１２ａから所定の深さにｐ型不純物を注入することによって、低濃度領域３２ｂの一部を形成する。ここでは、第１範囲１０１と第２範囲１０２の両方に跨って、低濃度領域３２ｂを形成する。
次に、図５に示すように、半導体基板１２の上面１２ａに露出する深さにｐ型不純物を注入することによって、上面１２ａまでｐ型化する。また、第２範囲１０２では、部分的に高濃度にｐ型不純物を注入することによって、ボディ領域３２の高濃度領域３２ａを形成する。
次に、図６に示すように、第１範囲１０１の上面１２ａに露出する深さにｎ型不純物を注入することによって、ソース領域３０を形成する。
次に、図７に示すように、半導体基板１２の上面１２ａを選択的にエッチングすることによって、トレンチ２２を形成する。トレンチ２２は、図１に示すように、第１範囲１０１と第２範囲１０２に跨って形成される。第１範囲１０１では、上面１２ａにソース領域３０が露出している。第１範囲１０１では、トレンチ２２は、上面１２ａからソース領域３０とボディ領域３２の低濃度領域３２ｂを貫通してドリフト領域３４ａに達するように形成される。第２範囲１０２では、上面１２ａにボディ領域３２が露出している。第２範囲１０２では、トレンチ２２は、上面１２ａからボディ領域３２の低濃度領域３２ｂを貫通してドリフト領域３４ａに達するように形成される。
次に、図８に示すように、トレンチ２２の底面にｐ型不純物を注入することによって、底面ｐ型領域３６を形成する。
次に、図９に示すように、第１範囲１０１内の上面１２ａ上に保護膜８０を形成する。より詳細には、上面１２ａ全体を覆うように保護膜８０を形成し、その後に、第２範囲１０２内の上面１２ａ上の保護膜８０をエッチングにより除去する。これによって、第１範囲１０１内の上面１２ａが保護膜８０に覆われ、第２範囲１０２内の上面１２ａが保護膜８０から露出した状態となる。なお、保護膜８０は、１４００℃以上の融点を有する高耐熱材料により構成されている。保護膜８０の材料として、カーボン（融点３６４２℃）を含む材料、窒化ホウ素（融点２７００℃）、高融点金属（例えば、モリブデン（融点２６１０℃））等を用いることができる。
次に、半導体基板１２を１４００℃以上（より好ましくは、１７００℃以上）の温度で熱処理する。保護膜８０に覆われていない範囲（すなわち、第２範囲１０２）では、半導体基板１２の上面１２ａで半導体材料が溶融し、溶融した半導体材料がマイグレーションによって図１０の矢印９０に示すようにトレンチ２２内に流入する。その後、半導体基板１２を常温まで冷却すると、トレンチ２２内に流入した半導体材料が凝固する。その結果、第２範囲１０２内のトレンチ２２の側面が、トレンチ２２の底面及び半導体基板１２の上面１２ａに対して滑らかな曲面によって接続される。また、第２範囲１０２内の半導体基板１２の上面１２ａはｐ型のボディ領域３２によって構成されているので、トレンチ２２内に流入する半導体材料はｐ型半導体である。したがって、トレンチ２２内で凝固した半導体材料によって、トレンチ２２の側面に沿って延びる側面ｐ型領域３８が形成される。トレンチ２２内に流入する半導体材料はボディ領域３２から下方向に流れるので、側面ｐ型領域３８の上端はボディ領域３２の低濃度領域３２ｂに接続される。また、トレンチ２２内に流入する半導体材料はトレンチ２２の底面まで達するので、側面ｐ型領域３８の下端は底面ｐ型領域３６に接続される。したがって、側面ｐ型領域３８によって、底面ｐ型領域３６とボディ領域３２が接続される。
このように、側面ｐ型領域３８は、溶融した半導体材料が凝固することで形成される。半導体材料は、溶融するときに結晶性を失い、その後に凝固するときに再度結晶化する。再度結晶化することで得られる側面ｐ型領域３８内では、結晶欠陥密度が極めて低い。したがって、この方法によれば、結晶欠陥密度が低い側面ｐ型領域３８を得ることができる。また、第２範囲１０２内では、トレンチ２２の側面に露出する範囲のボディ領域３２も、溶融した後に凝固した半導体材料により構成されるので、トレンチ２２の側面に露出する範囲のボディ領域３２の結晶欠陥密度も極めて低い。したがって、トレンチ２２の側面近傍の半導体領域全体において、結晶欠陥密度が極めて低くなる。
また、第１範囲１０１内の上面１２ａは保護膜８０に覆われているので、第１範囲１０１内ではマイグレーションが抑制される。したがって、保護膜８０の下部のソース領域３０、ボディ領域３２及びトレンチ２２等の形状は、半導体基板１２の熱処理の前後でほとんど変化しない。
次に、図１１に示すように、エッチング等によって保護膜８０を除去する。
次に、図１２に示すように、第１範囲１０１及び第２範囲１０２内の各トレンチ２２の底面に酸化シリコン層を成長させることによって、底部絶縁層２４ａを形成する。また、各トレンチ２２の側面に酸化シリコン層を成長させることによって、側面絶縁層２４ｂを形成する。これによって、ゲート絶縁層２４が完成する。
次に、図１３に示すように、第１範囲１０１及び第２範囲１０２内の各トレンチ２２内にゲート電極２６を形成する。その後、各ゲート電極２６の上面に層間絶縁膜２８を形成する。さらに、層間絶縁膜２８と層間絶縁膜２８から露出している範囲の半導体基板１２の上面１２ａを覆うように上部電極７０を形成する。これによって、スイッチング素子１０の上部側の構造が完成する。次に、半導体基板１２の下面１２ｂにｎ型不純物を注入することで、下面１２ｂに臨む範囲にコンタクト領域３４ｂを形成する。その後、下面１２ｂを覆うように下部電極７２を形成することで、図１〜３に示すスイッチング素子１０が完成する。
スイッチング素子において、ゲート絶縁層近傍の半導体領域の結晶欠陥密度が高いと、スイッチング素子がオフしているときにそのゲート絶縁層近傍の半導体領域を介してリーク電流が流れる。しかしながら、上述した製造方法によれば、側面ｐ型領域３８が設けられている範囲（すなわち、第２範囲１０２）において、トレンチ２２の側面を構成する半導体領域（すなわち、側面ｐ型領域３８とトレンチ２２の側面近傍のボディ領域３２）の結晶欠陥密度を低くすることができる。つまり、ゲート絶縁層２４近傍の半導体領域の結晶欠陥密度を低くすることができる。すなわち、トレンチ２２の側面近傍の結晶欠陥密度を上昇させることなく、側面ｐ型領域３８を形成することができる。したがって、この製造方法によれば、側面ｐ型領域３８を有するとともにリーク電流が流れ難いスイッチング素子１０を製造することができる。
また、従来のトレンチの側面にｐ型不純物を注入することで側面ｐ型領域を形成する製造方法では、トレンチの両方の側面に側面ｐ型領域を形成しようとすると、一方の側面にｐ型不純物を注入した後に他方の側面にｐ型不純物を注入する必要がある。すなわち、ｐ型不純物の注入工程を少なくとも２度行う必要がある。これに対して、上述した実施形態の製造方法では、半導体基板を加熱する一つの工程でトレンチ２２の両側の側面に側面ｐ型領域３８を形成することができる。したがって、実施形態の製造方法によれば、側面ｐ型領域３８を容易に形成することができる。
なお、上述した実施形態の製造方法では、ソース領域３０を、トレンチ２２を形成するよりも前に形成した。しかしながら、ソース領域３０を、他のタイミングで形成してもよい。例えば、ゲート電極２６を形成した後に、上面１２ａにｎ型不純物を注入することによってソース領域３０を形成してもよい。
また、上述した実施形態の製造方法では、底面ｐ型領域３６を、トレンチ２２を形成した後であって側面ｐ型領域３８を形成する前に形成した。しかしながら、底面ｐ型領域３６を、他のタイミングで形成してもよい。例えば、底面ｐ型領域３６を、側面ｐ型領域３８を形成した後にトレンチ２２の底面にｐ型不純物を注入することで形成してもよい。また、側面ｐ型領域３８を形成する際にトレンチ２２内に流入する半導体材料（ｐ型半導体）がトレンチ２２の底面を覆うことで、側面ｐ型領域３８と同時に底面ｐ型領域３６が形成されてもよい。
また、上述した実施例では、半導体基板１２がＳｉＣ基板であった。しかしながら、半導体基板１２が他の半導体材料（例えば、シリコン、窒化ガリウム等）により構成されていてもよい。但し、ＳｉＣ基板では、イオン注入により形成された結晶欠陥を回復することが特に困難であるので、本明細書に開示の製造方法はＳｉＣ基板を用いる場合に特に有効である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の製造方法は、側面ｐ型領域を形成するよりも前に、半導体基板の表面の一部を保護膜で覆う工程をさらに有していてもよい。この場合、側面ｐ型領域を形成する工程では、前記保護膜が存在する状態で前記半導体基板を加熱してもよい。
保護膜を設けることで、加熱時に保護膜の下の半導体領域の流動を抑制することができる。したがって、保護膜が存在する状態で半導体基板を加熱することで、保護膜の下の半導体領域の構造を維持しながら、側面ｐ型領域を形成することができる。
本明細書が開示する一例の製造方法は、トレンチに隣接する位置で半導体基板の表面に露出するようにソース領域を形成する工程をさらに有していてもよい。保護膜を形成する工程では、ソース領域の表面を保護膜で覆ってもよい。
この構成によれば、ソース領域を形成してから側面ｐ型領域を形成することができる。
本明細書が開示する一例の製造方法は、側面ｐ型領域を形成するよりも前に、底面ｐ型領域を形成する工程をさらに有していてもよい。
この構成によれば、トレンチ内に流入した半導体領域がトレンチの底面で底面ｐ型領域と接する。このため、側面ｐ型領域を容易に底面ｐ型領域に接続することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：スイッチング素子
１２ ：半導体基板
２２ ：トレンチ
２４ ：ゲート絶縁層
２６ ：ゲート電極
２８ ：層間絶縁膜
３０ ：ソース領域
３２ ：ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
３６ ：底面ｐ型領域
３８ ：側面ｐ型領域
７０ ：上部電極
７２ ：下部電極
８０ ：保護膜

Claims (4)

  1. スイッチング素子の製造方法であって、
    ｎ型のドレイン領域と、ｐ型のボディ領域と、トレンチを有する半導体基板であって、前記ボディ領域が前記ドレイン領域上に配置されているとともに前記半導体基板の表面に露出しており、前記トレンチが前記表面から前記ボディ領域を貫通して前記ドレイン領域に達している前記半導体基板を準備する工程と、
    前記半導体基板を加熱して前記ボディ領域の一部を前記トレンチ内に流入させることによって、前記ボディ領域よりも下側で前記トレンチの側面に沿って延びるとともに前記ボディ領域に接続されている側面ｐ型領域を形成する工程、
    を有し、
    製造される前記スイッチング素子が、
    前記トレンチの内面を覆うゲート絶縁層と、
    前記半導体基板内に設けられており、前記トレンチの底面で前記ゲート絶縁層に接し、前記側面ｐ型領域に接続されている底面ｐ型領域と、
    前記半導体基板内に設けられており、前記トレンチの前記側面で前記ゲート絶縁層に接し、前記ボディ領域によって前記ドレイン領域から分離されているｎ型のソース領域と、
    前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されており、前記ゲート絶縁層を介して前記ソース領域、前記ボディ領域及び前記ドレイン領域に対向しているゲート電極、
    を有する製造方法。
  2. 前記側面ｐ型領域を形成するよりも前に、前記表面の一部を保護膜で覆う工程をさらに有し、
    前記側面ｐ型領域を形成する工程では、前記保護膜が存在する状態で前記半導体基板を加熱する請求項１の製造方法。
  3. 前記トレンチに隣接する位置で前記表面に露出するように前記ソース領域を形成する工程をさらに有し、
    前記保護膜を形成する前記工程では、前記ソース領域の表面を前記保護膜で覆う、
    請求項２の製造方法。
  4. 前記側面ｐ型領域を形成するよりも前に、前記底面ｐ型領域を形成する工程をさらに有する請求項１〜３のいずれか一項の製造方法。
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