JP7242489B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ワイドバンドギャップな半導体を用いたパワー半導体装置が注目されている。ＧａＮは、注目されている半導体であり、特性の高い半導体装置が求められている。
GaNは横型HEMTデバイスが主流であるが、SiやSiCと同様に縦型MOS－FET構造が注目されている。
特開２０１７－５０３２０号公報
本発明の一実施形態は、特性の高い半導体装置を提供するものである。
本実施形態によれば、第１導電型の第１窒化物半導体層と、第１導電型で、第１窒化物半導体層上に設けられた第２窒化物半導体層と、第２導電型で、第２窒化物半導体層上に設けられた第３窒化物半導体層と、第１導電型で、第３窒化物半導体層上に設けられた第４窒化物半導体層と、第２窒化物半導体層、第３窒化物半導体層及び第４窒化物半導体層に設けられたトレンチ内に第１絶縁膜を介して設けられた第１電極と、を備え、第３窒化物半導体層及び第１電極は、第１窒化物半導体層と第２窒化物半導体層の積層方向に対して垂直方向に延在し、２回以上の折れ曲がりを少なくとも含み、逆方向に折れ曲がっていて、第３窒化物半導体層の第１絶縁膜と対向する主たる結晶面は、１つの等価な結晶面で構成される半導体装置が提供される。
実施形態の半導体装置１００の断面図。 実施形態の半導体装置１００の断面図。 実施形態の半導体装置１００の断面図。 実施形態の半導体装置１００の断面図。 実施形態による半導体装置１０１の断面図。 実施形態による半導体装置１０２の断面図。 実施形態による半導体装置１０３の断面図。
以下、図面を参照して本開示の一実施の形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」、「直交」、「同一」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。
本明細書中、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを表す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを表す。なお、ｎ＋、ｎとｎ－を単にｎ型、またｐ＋、ｐとｐ－を単にｐ型と記載する場合もある。
また、以下では、第１導電型をｎ型、第２導電型をｐ型として記載する。第１導電型がｐ型、第２導電型がｎ型であってもよい。第１導電型がｐ型、第２導電型がｎ型であっても実施可能である。
（第１実施形態）
第１実施形態は、半導体装置に関する。図１に実施形態の半導体装置１００の断面図を示す。図１の半導体装置１００の断面図は、半導体装置１００の一部を表している。
第１方向Ｘ、第２方向Ｙ、第３方向Ｚは、それぞれ交差する。第１方向Ｘ、第２方向Ｙ、第３方向Ｚは、それぞれ直交する方向であることが好ましい。
半導体装置１００は、例えば、縦型のMIS-FETである。
図１の半導体装置１００は、第１導電型の第１窒化物半導体層（ドレイン層）１と、第１導電型で、第１窒化物半導体層１上に設けられた第２窒化物半導体層（ドリフト層）２と、第２導電型で、第２窒化物半導体層２上に設けられた第３半導体層（チャネル層）３と、第１導電型で、第３窒化物半導体層３上に設けられ、第４窒化物半導体層（ソース層）４と、第２窒化物半導体層、第３窒化物半導体層３及び第４窒化物半導体層４に設けられたトレンチＴ１内に第１絶縁膜（ゲート絶縁膜）６を介して設けられた第１電極（ゲート電極）５、第４窒化物半導体層４上に設けられた第２電極（ソース電極）７、第１窒化物半導体層１の第２窒化物半導体層２が設けられた面とは反対側に設けられた第３電極（ドレイン電極）８と、第１電極６及び第２電極７上に設けられた第２絶縁膜（層間絶縁膜）９とを備える。
図２に実施形態の半導体装置１００のＡ－Ａ’における断面図を示す。図３に実施形態の半導体装置１００のＢ－Ｂ’における断面図を示す。図２及び図３の断面図は、半導体装置１００の一部を表している。図１から３の断面図において、半導体装置１００の要部を示している。
第１導電型の第１窒化物半導体層（ドレイン層）１は、例えば、ｎ型（ｎ＋型）のＧａＮ層である。ドレイン層１の一方の面上には、第２窒化物半導体層２が設けられている。ドレイン層１の第２窒化物半導体層２が設けられた面とは反対側の面には、例えば、第３電極（ドレイン電極）８が設けられている。ドレイン電極８は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等又はこれらの金属を含む合金である。ドレイン電極８は、これらの金属又は合金の積層体であってもよい。
第１導電型の第２窒化物半導体層（ドリフト層）２は、例えば、ｎ型（ｎ－型）のＧａＮ層である。ドリフト層２は、ドレイン層１上に設けられているドレイン層１とドリフト層２は、第１方向Ｘに積層している。ドリフト層２は、いずれもドリフト層２を貫通しないトレンチＴ１（ゲートトレンチ）を有する。トレンチＴ１の底部は、ドリフト層２中に位置している。トレンチＴ１の底部と対向するドリフト層２の結晶面は、Ｃ面であることが好ましい。必ずしもC面でなくてもよい。丸い形状であってもよい、底面部の絶縁膜６が底に沿って成膜されていなくてもよい。
第２導電型の第３窒化物半導体層（チャネル層）３は、例えば、ｐ型のＧａＮ層である。チャネル層３は、ドリフト層２上に設けられている。チャネル層３とドリフト層２は、第１方向Ｘに積層している。より具体的には、チャネル層３は、ドリフト層２上に選択的に設けられている。チャネル層３は、トレンチＴ１を挟むように位置している。チャネル層３は、例えば、Ｍｇなどのｐ型ドーパントにより形成された層である。チャネル層３は、トレンチＴ１によって分断されており、チャネル層３はトレンチＴ１（第１電極５及び第１絶縁膜６）を挟むように複数設けられている。
チャネル層３及びゲート電極５は、面積効率を向上させる観点からジグザグに折れ曲っていることがより好ましい。実施形態におけるジグザグとは、２回以上の折れ曲がりを少なくとも含み、逆方向に折れ曲っている。同じ方向に折れ曲ると、例えば六角形状に周を描くように折れ曲るため、第３方向Ｚにチャネル層３及びゲート電極５が延在することが難しく、面積効率を向上させにくい。
チャネル層３及びゲート電極５がジグザグに折れ曲って延在する構造を採用することで、１方向に直進するよりもチャネル幅を長くすることができることが好ましい。チャネル幅を長くすることで、流れる電流を増加させることができ、面積効率が向上する。従来のＧａＮ ＭＩＳＦＥＴでは、チャネル層３が直線状に延在しているか、チャネル層が六角形状のゲート電極を取り囲むように位置していた。六角形状のゲート電極と取り囲む様にチャネル層を形成すると、直線状のチャネル層よりもチャネル幅を長くすることができる場合もあるが、六角形のパターンをある程度離すため、面積効率をより向上させることが求められる。
ランダムに折れ曲ると素子のレイアウトが複雑になり、面積効率を向上させにくいが、チャネル層３とゲート電極５がジグザグに折れ曲ることで、チャネル層３とゲート電極５の延在方向が実質的に直線状になり、ストライプ状に複数並列にチャネル層３とゲート電極５を配置させ易いことから、面積あたりの電流容量を増やす構造を採用しやすい。ストライプ状でゲート電極５とチャネル層３が交互に複数並列に配置された構造を採用することで、面積効率を大きく向上させることができる。
折れ曲がり間隔P（チャネル幅方向のチャネル層３の長さ）は、１０μｍ以上が好ましい。間隔Pが短過ぎるとパターンが複雑になってしまう。チャネル層３の第３方向Ｚの両端は、例えば、ソース４層が高抵抗化されるなどして素子分離領域を形成することができる。素子分離領域上に電極の端部を形成することができる。また、面積効率を向上させる観点から、チャネル層３とゲート電極５の折れ曲がり間隔Ｐが規則的であることが好ましい。
図４に実施形態の半導体装置１００の変形例のA-A’における断面図を示す。図４の断面図に示すように、チャネル層３及びゲート電極５は、分断されている場合がある。つまり、チャネル層３とゲート電極５の端部が半導体装置１００の第３方向Ｚの端部に位置していない場合がある。図４の断面図に示すようにチャネル層３とゲート電極５が第３方向Ｚに途切れていても、面積効率を向上させることができる。図４の断面図には、折れ曲がり間隔Ｐが異なるチャネル層３とゲート電極５が含まれている。長い折れ曲がり間隔Ｐでは、第１方向Ｘの端部近傍においてチャネル層３やゲート電極５を形成できない領域が増える場合があるが、このような領域において、短い折れ曲がり間隔Ｐを有するチャネル層３やゲート電極５を形成することで、面積効率を向上させることができる。分断されたチャネル層３及びゲート電極５の端部は、平面になっていたり、ジグザグ領域と同じ角度で周を描くように折れ曲っていたり、曲面を描くように折れ曲っていたりしていてもよい。
チャネル層３及びゲート電極５が分断されていると、素子分離領域上にチャネル層３及びゲート電極５の端部が位置している。この場合を含めても面積効率を向上させるために、ジグザグに折れ曲ったチャネル幅の比率（ジグザグに折れ曲ったチャネル層３の長さ／ジグザグに折れ曲っていない部分を含めたチャネル層３の長さ）は９０％以上であることが好ましい。
面積効率を向上させる観点から、チャネル層３及びゲート電極５の延在方向の折れ曲がり間隔は、規則的であることがより好ましい。また、面積効率を向上させる観点から、チャネル層３及びゲート電極５の延在方向の折れ曲がり角度は、規則的であることがより好ましい。ある折れ曲がりの角度をα°とするとき、折れ曲がり角度が規則的である場合、次の折れ曲がり角度は、－α°になるとき、逆方向に折れ曲っているとみなす。つまり、折れ曲がり角度が規則的である場合、第３方向Ｚの一方の端部からｎ番目の折れ曲がり角度がα°であるとき、第３方向Ｚの端部の折れ曲がりを除き、ｎ±奇数番目の折れ曲がり角度は、－α°であり、ｎ±偶数番目の折れ曲がり角度がαである。折れ曲がり角度αは、例えば１２０°である。ＧａＮは六方晶系であるため、例えばαは１２０°であれば、M面やA面等を選択することができる。折れ曲がり角度αは１２０±５°でもよく、折れ曲がりの間隔と角度の両方が規則的であることで、チャネル層３及びゲート電極５は、第３方向Ｚに中央で折り返すと端部を除き対称になる。チャネル層３及びゲート電極５の端部を除き、チャネル層３及びゲート電極５は、逆方向に折れ曲がっていることが好ましい。従って、チャネル層３及びゲート電極５の延在方向の折れ曲がり角度は、１２０±５°又は、－１２０±５°であることが好ましい。
本実施形態によれば、チャネル層３が直線の場合に比べ、チャネル層３がジグザグの場合はチャネル幅が１．２倍になるため、同一Ronの場合はそれに比例し、チップサイズを小さくすることができる。
また、六角形状のゲート電極を形成した場合、各ゲート電極及びソース電極を接続する上部配線層を設けるが、ジグザグな構成を採用することで、このような層状の配線が不要となり、ゲート電極５とソース電極７に低抵抗な配線を用いることでの配線抵抗を下げることもできる。
ジグザグに折れ曲る長さが短すぎると、面積効率の向上の効果が少ないことから、チャネル層３及びゲート電極５の折れ曲がりの数の８０％は逆方向に折れ曲っていることが好ましく、９０％以上が逆方向に折れ曲っていることがより好ましい。特性のばらつきを抑え、さらに、面積効率を最大化させる観点から、図２、３、４の断面図のように、チャネル層４及びゲート電極５は、ジグザグで、折れ曲がり間隔と角度が規則的であって、逆方向に折れ曲っていることが好ましい。
ジグザグに折れ曲ったチャネル層３の第１絶縁膜６と対向する主たる結晶面は、１つの等価な結晶面で構成されることが好ましい。チャネル層３において、第１絶縁膜６との界面近傍がチャネル領域である。窒化物半導体層は、結晶の面方位によって特性が異なる。従って、チャネル層３のトレンチＴ１を向く表面に等価ではない結晶面が含まれると、チャネル層３のトレンチＴ１を向く表面のダングリングボンドが異なる。ＧａＮはＳｉとは異なり、ＧａとＮの２種類の元素の化合物半導体であることから結晶面方位によってダングリングボンドが異なる。結晶面が変わることによって、キャリア濃度、絶縁膜との界面準位密度や移動度等の特性が変化する。例えば、チャネル層３のトレンチを向く表面に２つ以上の等価ではない結晶面が１：１の割合で存在すると、１つの半導体装置において、特性の異なる領域が混在し、特性が安定しない。これに対し、チャネル層３の主たる結晶面が１つの等価な結晶面で構成されることによって、特性が安定する。実施形態の半導体装置１００は、閾値電圧が安定し、電界集中を抑制でき、オン抵抗のばらつきが減少する。
なお、折れ曲がり部分は、結晶性を揃えにくい。折れ曲り部分の間の直線部分と比べると、チャネル層３全体に占める折れ曲り部分は、少ない比率であり、折れ曲がり部分は、チャネル層３の第１絶縁膜と対向する主たる面に含まれない。多くの結晶面を１つの等価な結晶面で構成させるために、チャネル層３の折れ曲り部分の間の直線部分の長さは、チャネル層３の長さ（折れ曲がり部分を含む）の８０％以上であることが好ましい。
図２から図４の用に折れ曲がり部分の間が直線状になっているとジグザグに折れ曲ったチャネル層３の第１絶縁膜６と対向する主たる結晶面は、１つの等価な結晶面で構成することができる。しかし、チャネル層３とゲート電極５が波形に延在していると、面積効率を向上させることはできるが、チャネル領域の結晶面が１つの等価な結晶面にならないため、面積効率を向上させても、そもそも、キャリア濃度、絶縁膜との界面準位密度や移動度等の特性が安定せず、また、高い特性になりにくい。そのため、半導体装置全体の特性を向上させにくい。従って、チャネル層３とゲート電極５がジグザグに折れ曲り、更に、チャネル領域の主たる結晶面が１つの等価な結晶面で構成されることがより好ましい。上記理由により、ジグザグに折れ曲ったチャネル層３の第１絶縁膜６と対向する結晶面の９０％以上は、１つの等価な結晶面で構成されることが好ましい。
１つの等価な結晶面は、例えば、Ａ面、Ｍ面又は半極性面（Ｒ面）の等の主要な面方位に限定されず、これらの他に（１－１０１）面、や（１１－２２）面、（２０－２１）面、等が挙げられる。Ａ面は（１１－２０）面、（１－２１０）面、（２－１－１０）面が等価な結晶面方位である。Ｍ面は（１０－１０） 面、（１－１００） 面、（０－１１０）面が等価な結晶面方位である。トレンチの底側の結晶面方位は、チャネルの特性に影響を与えないことから特に限定されない。
チャネル層３の第１絶縁膜６と対向する主たる結晶面が、１つの等価な結晶面で構成されているか否かは、Ｘ線回折法(XRD;X-Ray Diffraction)や透過型電子顕微鏡（Transmission Electron Microscope）等での電子回折法によって求めることができる。
チャネル層３の下側に位置するドリフト層２の結晶面もチャネル層３と同様である。従って、ドリフト層２のトレンチＴ１底側を除く第１絶縁膜６と対向する主たる結晶面は、１つの等価な結晶面で構成されており、ドリフト層２のトレンチＴ１底側を除く第１絶縁膜６と対向する主たる結晶面は、チャネル層３の第１絶縁膜６と対向する主たる結晶面と同じ１つの等価な結晶面で構成されていることが好ましい。
第１導電型の第４窒化物半導体層（ソース層）４は、チャネル層３上に設けられたｎ＋型のＧａＮ層である。ソース層４は、例えば、チャネル層３の一部にｎ型ドーパントを注入して形成された領域である。ソース層４は、トレンチＴ１によって分断されており、ソース層４はトレンチＴ１（第１電極５及び第１絶縁膜６）を挟むように複数設けられている。ソース層４上には、第２電極（ソース電極）７が設けられている。ソース層４のトレンチＴ１側の第１絶縁膜５と対向する主たる結晶面も１つの等価な結晶面で構成されることが好ましい。ソース層４のトレンチＴ１側の第１絶縁膜６と対向する主たる結晶面は、チャネル層３の第１絶縁膜６と対向する主たる結晶面と同じ１つの等価な結晶面であることが好ましい。
図３の断面図では、ソース層４、ゲート絶縁膜６、及びソース電極７は、チャネル層３及びゲート電極５の延在方向と同じ方向に、規則的でジグザグに折れ曲って蛇行して延在している。
トレンチＴ１内に第１電極（ゲート電極）５、第１絶縁膜（ゲート絶縁膜）６が配置されている。トレンチＴ１は、ドリフト層２とチャネル層３の積層方向、つまり、ソース層４からドリフト層２に向かう第１方向Ｘに延在し、ドリフト層２、チャネル層３及びソース層４に設けられて底部がドリフト層２中に位置する。トレンチＴ１は、チャネル層３及びソース層４を貫通し、ドリフト層２まで達している。トレンチＴ１の側面は、ドリフト層２、チャネル層３及びソース層４と接している。トレンチＴ１の底面は、ドリフト層２と接している。トレンチＴ１は、第１方向Ｘに対して垂直な第３方向Ｚに延在している。第３方向Ｚは、ＸＹ平面に対して垂直な方向であることが好ましい。トレンチＴ１（ゲート電極５、ゲート絶縁膜６）は、長手方向である第３方向Ｚに向かって、まっすぐではなく、折れ曲りながら延在している。
第１電極（ゲート電極）５は、トレンチＴ１内に設けられた第１絶縁膜６を介して設けられた電極である。ゲート電極５は、第３方向Ｚに延在している。ゲート電極５は、第２方向Ｙに並んで複数配置されている。チャネル層３及びソース層４は、第２方向Ｙにゲート電極５を挟んでいる。ゲート電極５は、第２方向Ｙにおいて、ゲート絶縁膜６に挟まれ、チャネル層３に挟まれている。ゲート電極５は、例えば、ポリシリコンやＮｉ、Ｔｉ、ＴｉＮ等の導電部材で構成されている。ゲート電極５の上部は、第１絶縁膜９と接している。
ゲート電極５は、図２及び図３の断面図に示すように折れ曲ってストライプ状に延在していることが好ましい。チャネル層３及びゲート電極５が同一方向に延在している、つまり、チャネル層３とゲート電極５が平行に配置されていることが好ましい。チャネル層３とゲート電極５が平行に配置されているとチャネル層３の幅が均一であり、ゲート電極５の幅も均一になるため、特性のばらつきを抑えることができる。ゲート電極５のトレンチＴ１の外部の一部（例えば、ソース層４の上側）又は全部は、折れ曲らずに第３方向Ｚに直進していてもよい。
チャネル層３の折れ曲がりの間隔Ｐは、ゲート電極５の幅Ｗよりも広いことが好ましい。チャネル層３の折れ曲がりの間隔Ｐは、図２の断面図に示すようにある折れ曲がり起点から次の折れ曲がり起点までの折れ曲った方向の距離である。ゲート電極５の幅Ｗは、第２方向Ｙのゲート電極５の距離である、ゲート電極５の幅が一定ではない場合は、トレンチＴ１の半分の深さにおけるゲート電極５の幅をゲート電極５の幅とする。同観点から、チャネル層３の折れ曲がりの間隔Ｐは、ゲート電極５の幅Ｗよりも１．５倍以上広い（Ｐ≧１．５Ｗ）ことがより好ましく、２倍以上広い（Ｐ≧２Ｗ）ことがより好ましい。
第１絶縁膜（ゲート絶縁膜）６は、ゲート電極５とトレンチＴ１の側面の間に配置された絶縁膜である。ゲート絶縁膜６は、ゲート電極５及びトレンチＴ１の側面に沿って第３方向Ｚに延びている。ゲート絶縁膜６の内側の側面は、ゲート電極５と接している。ゲート絶縁膜１０の外側の側面は、トレンチＴ１の側面であるドリフト層２、チャネル層３及びソース層４と接している。ゲート絶縁膜の下面は、ドリフト層２と接している。ゲート絶縁膜１０の上面は、ゲート電極５や第２絶縁膜９と接している。ゲート絶縁膜１０は、例えば、酸化シリコン膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等の絶縁性部材で構成されている。ゲート絶縁膜６は積層膜でもよい。
第２電極（ソース電極）７は、ソース層４と接続した半導体装置１００のソース電極である。ソース電極７は、ソース層４上に設けられている。ソース電極７は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等の金属膜やこれらの金属を含む合金膜である。ソース電極７は、これらの金属又は合金の積層体であってもよい。
第２絶縁膜（層間絶縁膜）９は、トレンチＴ１の上部とソース層４の上部に配置された絶縁膜である。層間絶縁膜９の下面は、ゲート電極５やゲート絶縁膜６等と接している。層間絶縁膜９のトレンチＴ１の外部の下面の一部は、ソース層４と接している。層間絶縁膜９は、酸化シリコン膜（ＳｉＯ２）等の絶縁性部材で構成されている。
実施形態の半導体装置１００を換言すると、第１導電型の第１窒化物半導体層（ドレイン層）１と、第１導電型で、第１窒化物半導体層１上に設けられた第２窒化物半導体層（ドリフト層）２と、第２導電型で、第２窒化物半導体層２上に設けられた第３窒化物半導体層（チャネル層）３と、第１導電型で、第３窒化物半導体層３上に設けられた第４窒化物半導体層（ソース層）４と、第１絶縁膜（ゲート絶縁膜）６を介して設けられ、第２窒化物半導体に底部が位置し、側面が第２窒化物半導体層２、第３窒化物半導体層３及び第４窒化物半導体層４を向く第１電極（ゲート電極）５と、第１電極５を挟む第１絶縁膜（ゲート絶縁膜）６を備える。
（第２実施形態）
第２実施形態は、半導体装置に関する。図５に及び図６第２実施形態の半導体装置１０１、１０２の断面図を示す。図５の断面図は、図１の断面図に対応する図面である。第２実施形態の半導体装置１０１、１０２は、トレンチＴ２の底に向かって先細りになっていること以外は、第１実施形態の半導体装置１００と同様である。
トレンチＴ２が先細りであるため、ゲート電極５も先細りの形状になっている。また、ゲート絶縁膜６もトレンチＴ２及びゲート電極５の形状に合わせて設けられている。トレンチＴ２を先細りにすることによって、チャネル層３のゲート絶縁膜と対向する主たる結晶面の面方位を選択することができる。チャネル層３のゲート絶縁膜と対向する主たる結晶面の面方位は、例えば、（１０１－１）面、（１０―１２）面、（１１-２２）面を用いることが好ましい。チャネル層３のゲート絶縁膜６と対向する主たる結晶面の面方位は、他の面で形成されていても構わない。ドリフト層２のダングリングボンドは、チャネル領域の特性に影響を与えにくいため、ドリフト層２のトレンチＴ２を向く表面の結晶面は、１つの等価な結晶面でもランダムな結晶面でもよい。チャネル層３とドリフト層２におけるゲート電極５の先細り形状は、同じ角度でも異なる角度でもよい。ドリフト層２領域のゲート電極５は、図６に示すように、チャネル層３領域のゲート電極５よりも急な角度で先細りになっていてもよい。また、ドリフト層２中に位置しているトレンチＴ２の底部は、先端が平面ではなく、丸くなっていてもよい。ドリフト層２とチャネル層３のトレンチＴ２の角度が図５のように異なる場合は、チャネル層３のトレンチＴ２を向く表面のダングリングボンドとドリフト層２のトレンチＴ２を向く表面のダングリングボンドが異なる。
（第３実施形態）
第３実施形態は、半導体装置に関する。図７に第３実施形態の半導体装置１０３の断面図を示す。図７の断面図は、図３の断面図に対応する図面である。第３実施形態の半導体装置１０３は、チャネル層３及びゲート電極５の折れ曲っている部分は曲面を含むこと以外は、第１実施形態の半導体装置１００と同様である。なお、第３実施形態において、第２実施形態のようにトレンチＴ２の底に向かって先細りになっている構造を採用することができる。
例えば図１のB-B'における図３の断面図に示す半導体装置１００では、ゲート電極５及びソース電極７の折れ曲っている部分は角になっているが、図７の断面図のように曲面を含んでもよい。図１のA-A'における断面においても同様にチャネル層３及びゲート電極５の折れ曲がり部分が曲面であってもよい。折れ曲がりの部分が曲面であると、折れ曲がりの部分は結晶面が１つの等価な結晶面にはならないが、折れ曲がり以外の部分（主たる結晶面）が１つの等価な結晶面である。折れ曲がり以外の部分（主たる結晶面）は、折れ曲がりの部分よりも長さの比率で１０倍以上好ましくは２０倍以上となるように間隔Ｐを広げることで、折れ曲がり部分の結晶面が折れ曲がり以外の部分の結晶面と等価ではないことによる半導体装置１０３の特性への影響を実質的に無視することができる。折れ曲がりの部分の結晶性の制御が難しい場合でも特性の安定性の高い半導体装置１０３を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、１０１、１０２、１０３…半導体装置、１…第１窒化物半導体層（ドレイン層）、２…第２窒化物半導体層（ドリフト層）、３…第３窒化物半導体層（チャネル層）、４…第４窒化物半導体層（ソース層）、５…第１電極（ゲート電極）、６…第１絶縁膜（ゲート絶縁膜）、７…第２電極（ソース電極）、８…第３電極（ドレイン電極）、９…第２絶縁膜（層間絶縁膜膜）、Ｔ１、Ｔ２…トレンチ

Claims (10)

  1. 第１導電型の第１窒化物半導体層と、
    第１導電型で、前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、
    第２導電型で、前記第２窒化物半導体層上に設けられた第３窒化物半導体層と、
    第１導電型で、前記第３窒化物半導体層上に設けられた第４窒化物半導体層と、
    前記第２窒化物半導体層、前記第３窒化物半導体層及び前記第４窒化物半導体層に設けられたトレンチ内に第１絶縁膜を介して設けられた第１電極と、を備え、
    前記第３窒化物半導体層及び前記第１電極は、前記第１窒化物半導体層と前記第２窒化物半導体層の積層方向に対して垂直方向に延在し、２回以上の折れ曲がりを少なくとも含み、逆方向に折れ曲がっていて、
    前記第３窒化物半導体層の前記第１絶縁膜と対向する主たる結晶面は、１つの等価な結晶面で構成される半導体装置。
  2. 第１導電型の第１窒化物半導体層と、
    第１導電型で、前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、
    第２導電型で、前記第２窒化物半導体層上に設けられた第３窒化物半導体層と、
    第１導電型で、前記第３窒化物半導体層上に設けられた第４窒化物半導体層と、
    前記第２窒化物半導体層、前記第３窒化物半導体層及び前記第４窒化物半導体層に設けられたトレンチ内に第１絶縁膜を介して設けられた第１電極と、を備え、
    前記第３窒化物半導体層及び前記第１電極は、前記第１窒化物半導体層と前記第２窒化物半導体層の積層方向に対して垂直方向に延在し、２回以上の折れ曲がりを少なくとも含み、逆方向に折れ曲がっていて、
    前記第３窒化物半導体層のチャネル幅方向の長さは１０μｍ以上である半導体装置。
  3. 前記第３窒化物半導体層は、前記第１電極を挟むように複数設けられ、
    前記第３窒化物半導体層及び前記第１電極は、前記第１窒化物半導体層と前記第２窒化物半導体層の積層方向に対して垂直方向に延在し、同一方向にストライプ状に延在している請求項１又は２に記載の半導体装置。
  4. 前記トレンチは、底に向かって先細りになっている請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第３窒化物半導体層及び前記第１電極の前記折れ曲っている部分は曲面を含む請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第３窒化物半導体層及び前記第１電極の折れ曲がり間隔は、規則的であり、
    前記第３窒化物半導体層及び前記第１電極の折れ曲がり角度は、規則的である請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記第３窒化物半導体層のチャネル幅方向の長さは１０μｍ以上である請求項１に記載の半導体装置。
  8. 前記第３窒化物半導体層及び前記第１電極の折れ曲がり角度は、１２０±５°又は－１２０±５°である請求項１ないし７のいずれか１項に記載の半導体装置。
  9. 前記第４窒化物半導体層上に設けられた第２電極をさらに備え、
    前記第４窒化物半導体層、前記第１絶縁膜、及び前記第２電極は、前記第３窒化物半導体層及び前記第１電極の延在する方向と同じ方向に、規則的で、２回以上の折れ曲がりを少なくとも含み、逆方向に折れ曲って延在している請求項１ないし８のいずれか１項に記載の半導体装置。
  10. 前記第３窒化物半導体層及び前記第１電極の一部は、前記延在する方向に分断されている請求項１ないし９のいずれか１項に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240021724A1 (en) * 2022-07-14 2024-01-18 Sixpoint Materials, Inc. GaN TRENCH MOSFET AND FABRICATION METHOD

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237066A (ja) 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
JP2009088198A (ja) 2007-09-28 2009-04-23 Rohm Co Ltd 半導体装置
WO2014174911A1 (ja) 2013-04-23 2014-10-30 三菱電機株式会社 半導体装置
WO2017064887A1 (ja) 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置
JP2018101669A (ja) 2016-12-19 2018-06-28 トヨタ自動車株式会社 スイッチング素子の製造方法
JP2019062160A (ja) 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102576A (ja) 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
JP5667926B2 (ja) 2011-05-12 2015-02-12 新電元工業株式会社 半導体素子
JP6136571B2 (ja) * 2013-05-24 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2017050320A (ja) 2015-08-31 2017-03-09 住友電気工業株式会社 縦型トランジスタおよびその製造方法
US10770599B2 (en) * 2016-09-03 2020-09-08 Champion Microelectronic Corp. Deep trench MOS barrier junction all around rectifier and MOSFET
JP7259215B2 (ja) * 2018-06-01 2023-04-18 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237066A (ja) 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
JP2009088198A (ja) 2007-09-28 2009-04-23 Rohm Co Ltd 半導体装置
WO2014174911A1 (ja) 2013-04-23 2014-10-30 三菱電機株式会社 半導体装置
WO2017064887A1 (ja) 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置
JP2018101669A (ja) 2016-12-19 2018-06-28 トヨタ自動車株式会社 スイッチング素子の製造方法
JP2019062160A (ja) 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置

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