WO2023119693A1 - 半導体装置 - Google Patents

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WO2023119693A1
WO2023119693A1 PCT/JP2022/024141 JP2022024141W WO2023119693A1 WO 2023119693 A1 WO2023119693 A1 WO 2023119693A1 JP 2022024141 W JP2022024141 W JP 2022024141W WO 2023119693 A1 WO2023119693 A1 WO 2023119693A1
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contact
region
electric field
regions
trench
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PCT/JP2022/024141
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English (en)
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Inventor
直樹 手賀
佑一郎 松浦
Original Assignee
株式会社デンソー
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in this specification relates to a semiconductor device.
  • U.S. Pat. No. 1,058,6845 discloses a semiconductor substrate, a plurality of trenches arranged at intervals on the upper surface of the semiconductor substrate, a gate insulating film covering the inner surface of each trench, and a gate insulating film disposed in each trench.
  • a semiconductor device with a gate electrode is disclosed.
  • the semiconductor substrate has a plurality of n-type source regions, a p-type body region, a plurality of p-type contact regions, a p-type electric field relaxation region, and an n-type drift region.
  • Each source region is exposed on the upper surface of the semiconductor substrate and is in contact with the gate insulating film.
  • Each body region is in contact with the gate insulating film below the source region.
  • Each contact region is exposed on the upper surface of the semiconductor substrate and is in contact with the source region and the gate insulating film.
  • Each electric field relaxation region is in contact with the gate insulating film below the contact region.
  • the drift region contacts the body region and the electric field relaxation region from below.
  • each source region and each contact region are alternately arranged along the direction in which each trench extends.
  • a depletion layer extends from the body region and the electric field relaxation region into the drift region.
  • a contact region is provided above each of the plurality of electric field relaxation regions. Therefore, when the semiconductor device is turned off, holes quickly flow from the electric field relaxation region to the contact region, thereby separating the electric field relaxation region and the drift region.
  • a high reverse voltage is applied to the pn junction at the interface of . As a result, the depletion layer rapidly spreads in the drift region, suppressing electric field concentration near the bottom end of the trench.
  • a semiconductor device disclosed in this specification includes a semiconductor substrate and an upper surface of the semiconductor substrate, each of which extends in a first direction on the upper surface and intersects the first direction on the upper surface. a plurality of trenches spaced apart in a second direction; a gate insulating film covering an inner surface of each trench; a gate electrode that is insulated.
  • the semiconductor substrate has a source region, a body region, a drift region, a plurality of bottom regions, a plurality of field relief regions, and a plurality of contact regions.
  • the source region is an n-type region exposed on the top surface of the semiconductor substrate and in contact with the gate insulating film in each trench.
  • the body region is a p-type region below the source region and in contact with the gate dielectric in each trench.
  • the drift region is an n-type region that contacts the gate insulating film in each trench below the body region and is separated from the source region by the body region.
  • Each of the bottom regions is a p-type region extending in the first direction so as to be in contact with the gate insulating film at the bottom surface of the corresponding trench and in contact with the drift region.
  • Each of the electric field relaxation regions is arranged below the body region, is connected to the body region, extends in the second direction, and extends in the bottom region. p-type regions contacting and spaced apart in the first direction.
  • Each of the contact regions is a p-type region exposed to the upper surface of the semiconductor substrate and in contact with the body region.
  • the semiconductor regions located between the plurality of trenches are inter-trench semiconductor regions, and when the semiconductor substrate is viewed from above, an overlap range in which the inter-trench semiconductor regions and the electric field relaxation regions overlap each other. are present, and the plurality of overlapping ranges have a plurality of contact overlapping ranges in which the contact regions are provided and a plurality of non-contact overlapping ranges in which the contact regions are not provided, and the contact The overlapping areas and the non-contact overlapping areas are alternately arranged in the first direction.
  • the multiple overlapping areas include multiple contact overlapping areas and multiple non-contact overlapping areas.
  • the contact overlap range is the range where the contact region and the electric field relaxation region overlap. That is, in this semiconductor device, each of the plurality of contact regions is arranged directly above the electric field relaxation region. Therefore, when the semiconductor device is turned off, in the contact overlap region, holes flow from the bottom region to the contact region via the electric field relaxation region, and the bottom region is maintained at a low potential. Also, the contact overlapping areas and the non-contact overlapping areas are alternately arranged in the first direction in which the trench extends.
  • the contact overlap regions are distributed in this manner, the potential of the entire bottom region is stabilized at a low potential, and the depletion layer spreads from each bottom region into the drift region in a well-balanced manner. Therefore, electric field concentration in the vicinity of the lower end of the trench can be suppressed in a well-balanced manner.
  • the source region can be exposed on the upper surface of the semiconductor substrate in the non-contact overlapping range, the area of the source region can be secured. Since the contact overlapping range and the non-contact overlapping range are alternately arranged in the first direction in which the trench extends, a large non-contact overlapping range (that is, the area of the source region on the upper surface of the semiconductor substrate) can be secured. Therefore, the contact resistance of the source region can be reduced.
  • FIG. 2 is a plan view of the semiconductor device of Example 1; Sectional drawing in the II-II line of FIG. Sectional drawing in the III-III line of FIG.
  • FIG. 10 is a plan view of a semiconductor device of Example 2; FIG. 5 is a cross-sectional view taken along line VV of FIG. 4; FIG. 10 is a plan view of the semiconductor device of Example 3; Sectional drawing in the VII-VII line of FIG. Sectional drawing in the VIII-VIII line of FIG. Sectional drawing in the IX-IX line of FIG.
  • FIG. 3 is a cross-sectional view corresponding to FIG. 2 of the semiconductor device of Example 4; FIG. 3 is a cross-sectional view corresponding to FIG. 2 of the semiconductor device of Example 5; FIG. 3 is a cross-sectional view corresponding to FIG. 2 of a semiconductor device of a reference example;
  • the contact overlapping ranges and the non-contact overlapping ranges may be alternately arranged in the second direction.
  • an n-type upper drift region contacting the gate insulating film in each trench below the body region between each electric field relaxation region and the body region may be provided.
  • the upper drift region functions as a current path even in the range where the electric field relaxation region is provided. That is, it is possible to effectively utilize the channel formed in the body region located above the electric field relaxation region. Therefore, channel resistance can be reduced.
  • the electric field relaxation region is a first electric field relaxation region
  • the overlap area is a first overlap area
  • the contact overlap area is a first contact overlap area.
  • the non-contact overlapping range may be a first non-contact overlapping range.
  • the semiconductor substrate may further have a plurality of p-type second electric field relaxation regions. Each of the plurality of second electric field relaxation regions is arranged below the body region, is connected to the body region, and extends in a third direction crossing the first direction and the second direction. and may contact each of the bottom regions. The plurality of second electric field relaxation regions may be spaced apart in a direction crossing the third direction.
  • the plurality of second overlapping areas may comprise a plurality of second contact overlapping areas provided with the contact areas and a plurality of second non-contact overlapping areas not provided with the contact areas.
  • the second contact overlapping areas and the second non-contact overlapping areas may be alternately arranged in the first direction.
  • the plurality of first electric field relaxation regions and the plurality of second electric field relaxation regions are provided so as to extend in mutually different directions. Therefore, even when the intervals between the first electric field relaxation regions and the intervals between the second electric field relaxation regions are widened, the withstand voltage of the semiconductor device can be ensured. In addition, since the distance between the electric field relaxation regions can be widened, the drift region can be arranged over a wide range in the inter-trench semiconductor region, and the on-resistance can be reduced.
  • an interlayer insulating film covering the upper surface of the gate electrode and having a contact hole above the upper surface of the semiconductor substrate; and an upper surface of the interlayer insulating film.
  • An upper electrode covering an inner surface of the contact hole, in contact with the upper surface of the semiconductor substrate within the contact hole, and insulated from the gate electrode by the interlayer insulating film.
  • the upper electrode may include a tungsten-containing layer disposed inside the contact hole, and an aluminum-containing layer covering the upper surface of the interlayer insulating film and the upper surface of the tungsten-containing layer.
  • the semiconductor device can be miniaturized.
  • Example 1 to 3 show a semiconductor device 10 of Example 1.
  • the semiconductor device 10 is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). As shown in FIGS. 2 and 3, the semiconductor device 10 has a semiconductor substrate 12 , an upper electrode 14 and a lower electrode 16 . In FIG. 1, illustration of an electrode layer and an insulating layer on the upper surface 12a of the semiconductor substrate 12 is omitted.
  • the semiconductor substrate 12 is made of SiC (silicon carbide). However, the material of the semiconductor substrate 12 is not particularly limited, and may be other semiconductor materials such as Si (silicon) and GaN (gallium nitride).
  • one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as the x direction
  • a direction parallel to the semiconductor substrate 12 and orthogonal to the x direction is referred to as the y direction
  • a thickness direction of the semiconductor substrate 12 is referred to as the z direction.
  • each trench 22 is provided with a gate insulating film 24 and a gate electrode 26 .
  • a gate insulating film 24 covers the inner surface of each trench 22 .
  • a gate electrode 26 is disposed inside each trench 22 . Gate electrode 26 is insulated from semiconductor substrate 12 by gate insulating film 24 .
  • each contact hole 28 a is provided in a range between two adjacent trenches 22 . That is, the contact hole 28a is arranged in a range in which the gate electrode 26 is not provided in the x direction. Each contact hole 28a penetrates from the top surface to the bottom surface of the interlayer insulating film 28 .
  • the upper electrode 14 covers a range extending over the upper surface of the interlayer insulating film 28 and the inner surface of the contact hole 28a.
  • the upper electrode 14 has a tungsten-containing layer 14a and an aluminum-containing layer 14b.
  • the tungsten-containing layer 14a is arranged inside the contact hole 28a.
  • Tungsten-containing layer 14a is in contact with upper surface 12a of semiconductor substrate 12 at the bottom of contact hole 28a.
  • the tungsten-containing layer 14 a is formed such that its upper surface is substantially flat with respect to the upper surface of the interlayer insulating film 28 .
  • Tungsten-containing layer 14 a is insulated from gate electrode 26 by interlayer insulating film 28 .
  • the aluminum-containing layer 14b covers substantially the entire upper surface of the interlayer insulating film 28 and the upper surface of the tungsten-containing layer 14a.
  • the tungsten-containing layer 14a is composed of tungsten
  • the aluminum-containing layer 14b is composed of an alloy of aluminum and silicon.
  • the tungsten-containing layer 14a may be a metal layer containing tungsten as a main component
  • the aluminum-containing layer 14b may be a metal layer containing aluminum as a main component (including simple aluminum).
  • the lower electrode 16 is provided on the lower surface 12 b of the semiconductor substrate 12 .
  • the lower electrode 16 is in contact with substantially the entire lower surface 12 b of the semiconductor substrate 12 .
  • a source region 30 , a plurality of contact regions 31 , a body region 32 , a drift region 34 , a drain region 35 , a plurality of bottom regions 36 , and a plurality of electric field relaxation regions 38 are provided inside the semiconductor substrate 12 .
  • the source region 30 is an n-type region. As shown in FIGS. 1 to 3, the source regions 30 are provided in each of the semiconductor regions located between the adjacent trenches 22 (hereinafter referred to as inter-trench semiconductor regions). The source region 30 is provided at a position exposed on the upper surface 12a of the semiconductor substrate 12 and is in ohmic contact with the upper electrode 14 (tungsten-containing layer 14a). Each source region 30 contacts the gate dielectric 24 in two trenches 22 that flank the inter-trench semiconductor region.
  • the body region 32 is a p-type region. As shown in FIGS. 2 and 3, the body region 32 is arranged below the source region 30 and the contact region 31, which will be described later. The body region 32 is in contact with the source region 30 and the contact region 31 from below. The body region 32 is in contact with the gate insulating film 24 in each trench 22 below the source region 30 .
  • the drift region 34 is an n-type region. As shown in FIGS. 2 and 3, the drift region 34 is arranged below the body region 32 and an electric field relaxation region 38, which will be described later. The drift region 34 is in contact with the body region 32 and the electric field relaxation region 38 from below. As shown in FIG. 3, the drift region 34 is in contact with the gate insulating film in each trench 22 below the body region 32 in the range where the electric field relaxation region 38 is not provided. A drift region 34 extends from each inter-trench semiconductor region to the region under each trench 22 . Drift region 34 is separated from source region 30 by body region 32 .
  • a drain region 35 is provided below the drift region 34 .
  • the drain region 35 is an n-type region having a higher n-type impurity concentration than the drift region 34 .
  • the drain region 35 is in contact with the drift region 34 from below.
  • the drain region 35 is in ohmic contact with the lower electrode 16 on the lower surface 12 b of the semiconductor substrate 12 .
  • Each bottom region 36 is a p-type region. Each bottom region 36 contacts the gate insulating film 24 in each trench 22 at the bottom surface of the corresponding trench 22 . Each bottom region 36 extends long in the y-direction along the bottom surface of the corresponding trench 22 . Bottom region 36 abuts drift region 34 .
  • Each electric field relaxation region 38 is a p-type region. As shown in FIG. 2, each electric field relaxation region 38 contacts the body region 32 from below. In FIG. 1, each electric field relaxation region 38 is indicated by gray hatching. As shown in FIG. 1, each electric field relaxation region 38 extends long in a direction (x direction) crossing each trench 22 . The electric field relaxation regions 38 are spaced apart in the direction in which the trenches 22 extend (the y direction). That is, as shown in FIG. 1, when the semiconductor substrate 12 is viewed from above, the trenches 22 and the electric field relaxation regions 38 are arranged in a grid pattern. As shown in FIG. 2, each electric field relaxation region 38 extends below the bottom end of trench 22 and contacts the side surface of bottom region 36 . Each bottom region 36 extends below each electric field relaxation region 38 . The side and bottom surfaces of each electric field relaxation region 38 are surrounded by the drift region 34 .
  • Each contact region 31 is a p-type region. Each contact region 31 has a higher p-type impurity concentration than body region 32 . As shown in FIGS. 1 and 2, each contact region 31 is provided in the inter-trench semiconductor region. A plurality of contact regions 31 are provided in each inter-trench semiconductor region. Each contact region 31 is exposed on the upper surface 12 a of the semiconductor substrate 12 and is in ohmic contact with the upper electrode 14 . As shown in FIG. 1, the sides of each contact region 31 are surrounded by the source region 30 . As shown in FIG. 2, each contact region 31 is in contact with the body region 32 on its lower surface.
  • each electric field relaxation region 38 is connected to the body region 32 as described above.
  • Each bottom region 36 is thus connected to the body region 32 via a field relief region 38 .
  • each bottom region 36 is connected to the top electrode 14 via a field relief region 38 , a body region 32 and a contact region 31 . Therefore, the potential of each bottom region 36 is approximately equal to the potential of the top electrode 14 .
  • a plurality of overlapping ranges 40 that is, gray hatched areas in which the inter-trench semiconductor regions and the electric field relaxation regions 38 overlap each other. region
  • the overlapping range 40 in which the contact region 31 is provided is referred to as a contact overlapping range 40a
  • the overlapping range 40 in which the contact region 31 is not provided is referred to as a non-contact overlapping range 40b.
  • the contact region 31 is arranged so as to overlap the electric field relaxation region 38.
  • No contact region 31 is arranged in the non-contact overlapping region 40 b , and the source region 30 is exposed to the upper surface 12 a of the semiconductor substrate 12 above the electric field relaxation region 38 .
  • the contact overlapping areas 40a and the non-contact overlapping areas 40b are arranged alternately in the direction in which the trenches 22 extend (the y direction). That is, every other contact region 31 is arranged for each overlapping range 40 in the y-direction.
  • the contact overlapping areas 40a and the non-contact overlapping areas 40b are also arranged alternately in the direction (x direction) in which the electric field relaxation regions 38 extend. That is, every other contact region 31 is arranged for each overlapping range 40 in the x-direction.
  • a potential higher than that of the upper electrode 14 is applied to the lower electrode 16 .
  • a voltage equal to or higher than the gate threshold is applied to the gate electrode 26 .
  • a channel is formed in the body region 32 in the range in contact with the gate insulating film 24, and the semiconductor device 10 is turned on.
  • the voltage applied to the gate electrode 26 is lowered below the gate threshold, the channel disappears and the semiconductor device 10 is turned off.
  • the potential of the lower electrode 16 is much higher than the potential of the upper electrode 14 when the semiconductor device 10 is off.
  • drift region 34 has a potential close to bottom electrode 16 .
  • the bottom region 36 has approximately the same potential as the top electrode 14 . Therefore, a high reverse voltage is applied to the pn junction at the interface between the drift region 34 and the bottom region 36 . Therefore, a depletion layer extends widely from each bottom region 36 into the drift region 34 . As a result, electric field concentration near the lower end of the trench 22 is suppressed, and the withstand voltage of the semiconductor device 10 is ensured.
  • the operation when the semiconductor device 10 is turned off will be described in detail.
  • the semiconductor device 10 is turned off and the potential of the lower electrode 16 rises, holes flow from the bottom region 36 to the upper electrode 14 via the electric field relaxation region 38 , the body region 32 and the contact region 31 .
  • This flow of holes keeps the potential of the bottom region 36 at a low potential.
  • the contact overlap area 40a the path from the bottom region 36 to the top electrode 14 via the contact region 31 is short.
  • the contact overlapping areas 40a and the non-contact overlapping areas 40b are alternately arranged in the x-direction and the y-direction. Therefore, the contact overlapping areas 40a (that is, the contact regions 31) are distributed substantially evenly on the upper surface of the semiconductor substrate 12. As shown in FIG.
  • the source region 30 is exposed to the upper surface 12a of the semiconductor substrate 12 in the non-contact overlapping range 40b. Since the contact overlapping areas 40a and the non-contact overlapping areas 40b are alternately arranged in the x-direction and the y-direction, the non-contact overlapping areas 40b (that is, the area of the source area 30) can be secured, and the source area The contact resistance between 30 and upper electrode 14 can be reduced.
  • Example 1 the contact overlapping areas 40a and the non-contact overlapping areas 40b are alternately arranged in both the x direction and the y direction.
  • the contact overlap areas 40a and the non-contact overlap areas 40b need not alternate in the x-direction, but at least in the y-direction the electric fields near the lower ends of the trenches 22 will suffice. Both suppression of concentration and reduction of the contact resistance of the source region 30 can be achieved. The same applies to other embodiments described below.
  • Example 2 Next, the semiconductor device 100 of Example 2 will be described with reference to FIGS. 4 and 5.
  • FIG. 4 in the semiconductor device 100 of Example 2, the direction in which each electric field relaxation region 138 extends differs from that of Example 1.
  • Each electric field relaxation region 138 extends long in the m direction crossing each trench 22 .
  • the m-direction is a direction inclined by a predetermined angle with respect to a direction (x-direction) perpendicular to the direction (y-direction) in which each trench 22 extends.
  • other configurations (source region 30, body region 32, drift region 34, etc.) inside the semiconductor substrate 12 are the same as in the first embodiment.
  • the contact overlapping areas 140a and the non-contact overlapping areas 140b are arranged alternately in the direction in which the trenches 22 extend (the y direction). That is, every other contact region 31 is arranged for each overlapping range 140 in the y direction.
  • the contact overlapping areas 140a and the non-contact overlapping areas 140b are arranged alternately also in the direction (m-direction) in which the electric field relaxation regions 138 extend. That is, the contact regions 31 are arranged alternately for each overlapping range 140 in the m direction.
  • the contact overlapping areas 140a and the non-contact overlapping areas 140b are not alternately arranged in the x direction. In the x-direction, for each overlapping area 140, either a contact overlapping area 140a or a non-contact overlapping area 140b is arranged in succession.
  • the contact overlapping areas 140a and the non-contact overlapping areas 140b are alternately arranged in the y-direction and the m-direction. It is possible to achieve both reduction in contact resistance.
  • Example 3 a semiconductor device 200 of Example 3 will be described with reference to FIGS. 6 to 9.
  • FIG. 6 in the semiconductor device 200 of Example 3, the semiconductor substrate 12 has a first electric field relaxation region in addition to the electric field relaxation region 138 (hereinafter referred to as first electric field relaxation region 138) of Example 2. It has a plurality of p-type second electric field relaxation regions 238 extending in a direction (n direction) different from 138 .
  • the n-direction is a direction intersecting the direction (y-direction) in which each trench 22 extends and the direction (m-direction) in which the first electric field relaxation regions 138 extend, and is inclined at a predetermined angle with respect to the x-direction perpendicular to the y-direction. direction.
  • the first electric field relaxation region 138 and the second electric field relaxation region 238 intersect in a range overlapping with the trench 22 .
  • each of the first electric field relaxation regions 138 and each of the second electric field relaxation regions 238 are connected within a range of contact with the side surface of the trench 22 .
  • Each first electric field relaxation region 138 and each second electric field relaxation region 238 contact the bottom region 36 in the range where they are connected to each other.
  • the drift region 34 is in contact with the side surface of each trench 22 below the body region 32 .
  • Example 3 as in Examples 1 and 2, in a plurality of overlapping ranges 240 where the inter-trench semiconductor regions and the second electric field relaxation regions 238 overlap, the contact overlapping regions 240a and the non-contact overlapping regions 240b are formed. are arranged alternately in the direction (y-direction) in which the trenches 22 extend. That is, every other contact region 31 is arranged for each overlapping range 240 in the y direction.
  • the contact overlapping range 240a is spaced apart from each overlapping range 240 in the direction (n direction) in which the second electric field relaxation region 238 extends. (i.e., not arranged consecutively).
  • the plurality of first electric field relaxation regions 138 and the plurality of second electric field relaxation regions 238 are provided so as to extend in mutually different directions (m-direction and n-direction). Therefore, even when the distance between the first electric field relaxation regions 138 and the distance between the second electric field relaxation regions 238 are widened, the holes are emitted from the bottom region 36 through the electric field relaxation regions 138 and 238. Therefore, it is possible to efficiently flow into the contact region 31 and ensure the withstand voltage of the semiconductor device 200 .
  • the drift region 34 can be arranged over a wide range in the inter-trench semiconductor region, and the on-resistance can be reduced.
  • the n-type drift region 34 is not in contact with the gate insulating film 24 in the range where the electric field relaxation regions 138 and 238 are provided, it is difficult for current to flow through the channel formed in the body region 32 .
  • the first electric field relaxation region 138 and the second electric field relaxation region 238 intersect with the trench 22 in a range overlapping therewith, electrons are transferred from the channel formed in the body region 32 to the drift region 34 over a wide range. can flow. Therefore, an increase in on-resistance is suppressed.
  • Example 4 a semiconductor device 300 of Example 4 will be described with reference to FIG. FIG. 10 is a cross section corresponding to FIG. 2 of the first embodiment.
  • an n-type upper drift region 42 is provided between the body region 32 and the electric field relaxation region 38 .
  • the upper drift region 42 is in contact with the body region 32 from below and in contact with the gate insulating film 24 below the body region 32 .
  • Upper drift region 42 is separated from source region 30 by body region 32 .
  • the lower end of the upper drift region 42 is located above the lower end of each trench 22 .
  • An electric field relaxation region 38 is arranged below the upper drift region 42 .
  • the electric field relaxation region 38 is in contact with the upper drift region 42 from below.
  • the upper drift region 42 is connected to the drift region 34 in a cross section where the electric field relaxation region 38 is not provided (the cross section corresponding to FIG. 3 of Example 1).
  • the upper drift region 42 functions as a current path even in the range where the electric field relaxation region 38 is provided. That is, the channel formed in the body region 32 located above the electric field relaxation region 38 (the channel formed in the cross section of FIG. 2) can be effectively utilized. Therefore, channel resistance can be reduced.
  • Example 5 Next, a semiconductor device 400 of Example 5 will be described with reference to FIG.
  • FIG. 11 is a cross section corresponding to FIG. 2 of the first embodiment.
  • the thickness (length in the z direction) of each bottom region 36 is shorter than in Example 1.
  • the lower end of each bottom region 36 is located above the lower end of each electric field relaxation region 38 . That is, each bottom region 36 is not in contact with the drift region 34 and is surrounded by the electric field relaxation region 38 in the range where the electric field relaxation region 38 is provided.
  • the thickness of the bottom region 36 is thinner than that of Example 1. Since the distance of the bottom region 36 protruding into the drift region 34 is short, electrons that have flowed through the inter-trench semiconductor region can flow into a wider range of the drift region 34, thereby reducing the on-resistance.
  • the semiconductor device 500 of the reference example differs from the semiconductor device 10 of the first embodiment in that it does not have the bottom region 36 .
  • Other configurations are the same as those of the first embodiment.
  • the bottom region 36 is not provided in the semiconductor device 500 of the reference example.
  • each electric field relaxation region 38 extends below the lower end of trench 22 . Since a plurality of electric field relaxation regions 38 are provided at intervals in the direction (y-direction) in which each trench 22 extends, when the semiconductor device 500 is off, the electric field relaxation region 38 into the drift region 34 is The expanding depletion layer can suppress electric field concentration in the vicinity of the lower end of the trench 22 . Moreover, since the bottom region 36 is not formed in the semiconductor device 500, the number of manufacturing steps can be reduced.

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Abstract

半導体装置（10）は、半導体基板（12）と、第１方向（y）に延びており、第１方向に対して交差する第２方向（x）に間隔を開けて配列されている複数のトレンチ（22）と、ゲート絶縁膜（24）と、ゲート電極（26）、を備えている。半導体基板が、ソース領域（30）と、ボディ領域（32）と、ドリフト領域（34）と、複数の底部領域（36）と、複数の電界緩和領域（38）と、複数のコンタクト領域（31）を有している。半導体基板を上側から平面視したときに、各トレンチ間半導体領域と各電界緩和領域が重なっている重複範囲（40）が複数個存在し、複数の重複範囲が、コンタクト領域が設けられている複数のコンタクト重複範囲（40a）と、コンタクト領域が設けられていない複数の非コンタクト重複範囲（40b）を有しており、コンタクト重複範囲と非コンタクト重複範囲が、第１方向において交互に配置されている。

Description

半導体装置
（関連出願の相互参照）
　本出願は、２０２１年１２月２０日に出願された日本特許出願特願２０２１－２０６３５６の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書に開示の技術は、半導体装置に関する。
　米国特許第１０５８６８４５号明細書には、半導体基板と、半導体基板の上面に間隔を空けて配列されている複数のトレンチと、各トレンチの内面を覆うゲート絶縁膜と、各トレンチ内に配置されたゲート電極を備える半導体装置が開示されている。半導体基板は、ｎ型の複数のソース領域と、ｐ型のボディ領域と、ｐ型の複数のコンタクト領域と、ｐ型の電界緩和領域と、ｎ型のドリフト領域を有している。各ソース領域は、半導体基板の上面に露出しており、ゲート絶縁膜に接している。各ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。各コンタクト領域は、半導体基板の上面に露出しており、ソース領域とゲート絶縁膜に接している。各電界緩和領域は、コンタクト領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域と電界緩和領域に対して下側から接している。米国特許第１０５８６８４５号明細書の半導体装置では、各ソース領域と各コンタクト領域が、各トレンチが延びる方向に沿って交互に配置されている。
　米国特許第１０５８６８４５号明細書の半導体装置がオフするときには、ボディ領域及び電界緩和領域からドリフト領域内に空乏層が伸びる。この半導体装置では、複数の電界緩和領域の上部のそれぞれにコンタクト領域が設けられているため、半導体装置がオフするときに、電界緩和領域からコンタクト領域へホールが素早く流れ、電界緩和領域とドリフト領域の界面のｐｎ接合に高い逆電圧が印加される。その結果、ドリフト領域内に空乏層が迅速に広がり、トレンチの下端近傍における電界集中が抑制される。
　米国特許第１０５８６８４５号明細書の半導体装置では、多くのコンタクト領域が配置されているので、半導体基板の上面に露出するソース領域の面積が狭くなる。その結果、ソース領域のコンタクト抵抗が増大する。本明細書では、電界緩和領域の電位を安定させるとともに、ソース領域のコンタクト抵抗を低減することができる技術を提供する。
　本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に設けられており、それぞれが前記上面において第１方向に延びており、前記上面において前記第１方向に対して交差する第２方向に間隔を開けて配列されている複数のトレンチと、前記各トレンチの内面を覆っているゲート絶縁膜と、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を備えている。前記半導体基板が、ソース領域と、ボディ領域と、ドリフト領域と、複数の底部領域と、複数の電界緩和領域と、複数のコンタクト領域を有している。前記ソース領域は、前記半導体基板の前記上面に露出しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型領域である。前記ボディ領域は、前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型領域である。前記各底部領域は、それぞれが対応する前記トレンチの底面で前記ゲート絶縁膜に接するように前記第１方向に延びているとともに前記ドリフト領域に接しているｐ型領域である。前記各電界緩和領域は、それぞれが前記ボディ領域の下側に配置されており、それぞれが前記ボディ領域に接続されており、それぞれが前記第２方向に延びており、それぞれが前記各底部領域に接しており、前記第１方向に間隔を空けて配置されているｐ型領域である。前記各コンタクト領域は、それぞれが前記半導体基板の前記上面に露出しており、それぞれが前記ボディ領域に接しているｐ型領域である。前記複数のトレンチの間に位置する半導体領域が、トレンチ間半導体領域であり、前記半導体基板を上側から平面視したときに、前記各トレンチ間半導体領域と前記各電界緩和領域が重なっている重複範囲が複数個存在し、前記複数の重複範囲が、前記コンタクト領域が設けられている複数のコンタクト重複範囲と、前記コンタクト領域が設けられていない複数の非コンタクト重複範囲を有しており、前記コンタクト重複範囲と前記非コンタクト重複範囲が、前記第１方向において交互に配置されている。
　上記の半導体装置では、半導体基板を上側から平面視したときに、トレンチ間半導体領域と電界緩和領域が重なっている複数の重複範囲を有している。複数の重複範囲には、複数のコンタクト重複範囲と複数の非コンタクト重複範囲が含まれる。コンタクト重複範囲は、コンタクト領域と電界緩和領域とが重なっている範囲である。すなわち、この半導体装置では、複数のコンタクト領域のそれぞれが、電界緩和領域の直上に配置されている。このため、半導体装置がオフするときに、コンタクト重複範囲では、ホールが底部領域から電界緩和領域を介してコンタクト領域に流れ、底部領域が低電位に維持される。また、コンタクト重複範囲と非コンタクト重複範囲とが、トレンチが延びる第１方向において交互に配置されている。このようにコンタクト重複範囲が分散して配置されているため、底部領域全体の電位が低電位で安定し、各底部領域からドリフト領域内へバランス良く空乏層が広がる。したがって、トレンチの下端近傍の電界集中をバランス良く抑制できる。また、非コンタクト重複範囲では、半導体基板の上面にソース領域を露出させることができるため、ソース領域の面積を確保することができる。コンタクト重複範囲と非コンタクト重複範囲とがトレンチが延びる第１方向において交互に配置されているので、非コンタクト重複範囲（すなわち、半導体基板の上面におけるソース領域の面積）を広く確保することができる。したがって、ソース領域のコンタクト抵抗を低減することができる。
実施例１の半導体装置の平面図。 図１のＩＩ－ＩＩ線における断面図。 図１のＩＩＩ－ＩＩＩ線における断面図。 実施例２の半導体装置の平面図。 図４のＶ－Ｖ線における断面図。 実施例３の半導体装置の平面図。 図６のＶＩＩ－ＶＩＩ線における断面図。 図６のＶＩＩＩ－ＶＩＩＩ線における断面図。 図６のＩＸ－ＩＸ線における断面図。 実施例４の半導体装置の図２に対応する断面図。 実施例５の半導体装置の図２に対応する断面図。 参考例の半導体装置の図２に対応する断面図。
　本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
　本明細書が開示する一実施形態では、前記コンタクト重複範囲と前記非コンタクト重複範囲が、前記第２方向において交互に配置されていてもよい。このような構成では、トレンチの下端近傍への電界集中をよりバランス良く抑制できるとともに、ソース領域のコンタクト抵抗をより均一に低減することができる。
　本明細書が開示する一実施形態では、前記各電界緩和領域と前記ボディ領域の間に、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型の上部ドリフト領域が設けられていてもよい。このような構成では、電界緩和領域が設けられている範囲においても、上部ドリフト領域が電流経路として機能する。すなわち、電界緩和領域の上部に位置するボディ領域に形成されるチャネルを効果的に利用することができる。このため、チャネル抵抗を低減することができる。
　本明細書が開示する一実施形態では、前記電界緩和領域は、第１電界緩和領域であり、前記重複範囲は、第１重複範囲であり、前記コンタクト重複範囲は、第１コンタクト重複範囲であり、前記非コンタクト重複範囲は、第１非コンタクト重複範囲であってよい。前記半導体基板が、ｐ型の複数の第２電界緩和領域をさらに有してもよい。前記複数の第２電界緩和領域のそれぞれが、前記ボディ領域の下側に配置されており、前記ボディ領域に接続されており、前記第１方向及び前記第２方向と交差する第３方向に延びており、前記各底部領域に接してもよい。前記複数の第２電界緩和領域が、前記第３方向に交差する方向に間隔を空けて配置されてもよい。前記半導体基板を上側から平面視したときに、前記各トレンチ間半導体領域と前記各第２電界緩和領域が重なっている第２重複範囲が複数個存在してもよい。前記複数の第２重複範囲が、前記コンタクト領域が設けられている複数の第２コンタクト重複範囲と、前記コンタクト領域が設けられていない複数の第２非コンタクト重複範囲を有してもよい。前記第２コンタクト重複範囲と前記第２非コンタクト重複範囲が、前記第１方向において交互に配置されていてもよい。
　上記の構成では、複数の第１電界緩和領域と複数の第２電界緩和領域のそれぞれが、互いに異なる方向に延びるように設けられている。このため、各第１電界緩和領域の間隔、及び、各第２電界緩和領域の間隔のそれぞれを広くした場合であっても、半導体装置の耐圧を確保することができる。また、各電界緩和領域の間隔を広くすることができるため、トレンチ間半導体領域において、広い範囲にドリフト領域を配置することができ、オン抵抗を低減することができる。
　本明細書が開示する一実施形態では、前記ゲート電極の前記上面を覆っており、前記半導体基板の前記上面の上部にコンタクトホールを有している層間絶縁膜と、前記層間絶縁膜の上面と前記コンタクトホールの内面に跨る範囲を覆っており、前記コンタクトホール内で前記半導体基板の前記上面に接しており、前記層間絶縁膜によって前記ゲート電極から絶縁されている上部電極、をさらに備えてもよい。前記上部電極が、前記コンタクトホールの内部に配置されたタングステン含有層と、前記層間絶縁膜の前記上面と前記タングステン含有層の上面を覆っているアルミニウム含有層、を備えてもよい。このような構成では、コンタクトホールの内部にタングステン含有層を配置することにより、コンタクトホールに起因する上部電極（アルミニウム含有層）の凹凸を低減することができる。また、タングステン含有層は、幅の狭いコンタクトホールを密に充填することができるため、半導体装置を微細化することができる。
（実施例１）
　図１～３は、実施例１の半導体装置１０を示している。半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。図２及び図３に示すように、半導体装置１０は、半導体基板１２と、上部電極１４と、下部電極１６を有している。なお、図１では、半導体基板１２の上面１２ａ上の電極層及び絶縁層の図示が省略されている。半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。ただし、半導体基板１２の材料は特に限定されず、例えば、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等の他の半導体材料であってもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、半導体基板１２に平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
　図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に沿って長く延びている。各トレンチ２２は、互いに平行に延びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。図２及び図３に示すように、各トレンチ２２内には、ゲート絶縁膜２４とゲート電極２６が配置されている。ゲート絶縁膜２４は、各トレンチ２２の内面を覆っている。ゲート電極２６は、各トレンチ２２の内部に配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。
　図２及び図３に示すように、ゲート電極２６の上面と半導体基板１２の上面１２ａは、層間絶縁膜２８によって覆われている。層間絶縁膜２８には、複数のコンタクトホール２８ａが形成されている。各コンタクトホール２８ａは、隣接する２つのトレンチ２２の間の範囲にそれぞれ設けられている。すなわち、コンタクトホール２８ａは、ｘ方向においてゲート電極２６が設けられていない範囲に配置されている。各コンタクトホール２８ａは、層間絶縁膜２８の上面から下面まで貫通している。
　上部電極１４は、層間絶縁膜２８の上面とコンタクトホール２８ａの内面に跨る範囲を覆っている。上部電極１４は、タングステン含有層１４ａとアルミニウム含有層１４ｂを有している。タングステン含有層１４ａは、コンタクトホール２８ａの内部に配置されている。タングステン含有層１４ａは、コンタクトホール２８ａの底部で半導体基板１２の上面１２ａに接している。タングステン含有層１４ａは、その上面が層間絶縁膜２８の上面に対して略平坦となるように形成されている。タングステン含有層１４ａは、層間絶縁膜２８によってゲート電極２６から絶縁されている。アルミニウム含有層１４ｂは、層間絶縁膜２８の上面とタングステン含有層１４ａの上面の略全域を覆っている。本実施例では、タングステン含有層１４ａはタングステンにより構成されており、アルミニウム含有層１４ｂはアルミニウムとシリコンの合金によって構成されている。しかしながら、タングステン含有層１４ａは、タングステンを主成分として含有する金属層であればよく、アルミニウム含有層１４ｂは、アルミニウムを主成分として含有する金属層（アルミニウム単体を含む）であればよい。
　下部電極１６は、半導体基板１２の下面１２ｂに設けられている。下部電極１６は、半導体基板１２の下面１２ｂの略全域に接している。
　半導体基板１２の内部には、ソース領域３０、複数のコンタクト領域３１、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６、及び複数の電界緩和領域３８が設けられている。
　ソース領域３０は、ｎ型領域である。図１～図３に示すように、ソース領域３０は、隣接するトレンチ２２の間に位置する半導体領域（以下、トレンチ間半導体領域という。）のそれぞれに設けられている。ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に設けられており、上部電極１４（タングステン含有層１４ａ）にオーミック接触している。各ソース領域３０は、トレンチ間半導体領域の両側に位置する２つのトレンチ２２内のゲート絶縁膜２４に接している。
　ボディ領域３２は、ｐ型領域である。図２及び図３に示すように、ボディ領域３２は、ソース領域３０と後述するコンタクト領域３１の下側に配置されている。ボディ領域３２は、ソース領域３０及びコンタクト領域３１に対して下側から接している。ボディ領域３２は、ソース領域３０の下側で各トレンチ２２内のゲート絶縁膜２４に接している。
　ドリフト領域３４は、ｎ型領域である。図２及び図３に示すように、ドリフト領域３４は、ボディ領域３２と後述する電界緩和領域３８の下側に配置されている。ドリフト領域３４は、ボディ領域３２及び電界緩和領域３８に対して下側から接している。図３に示すように、ドリフト領域３４は、電界緩和領域３８が設けられていない範囲において、ボディ領域３２の下側で各トレンチ２２内のゲート絶縁膜に接している。ドリフト領域３４は、各トレンチ間半導体領域から各トレンチ２２の下側の領域まで分布している。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。
　ドリフト領域３４の下側には、ドレイン領域３５が設けられている。ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂにおいて下部電極１６にオーミック接触している。
　各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面で各トレンチ２２内のゲート絶縁膜２４に接している。各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く延びている。底部領域３６は、ドリフト領域３４に接している。
　各電界緩和領域３８は、ｐ型領域である。図２に示すように、各電界緩和領域３８は、ボディ領域３２に対して下側から接している。図１では、各電界緩和領域３８をグレーハッチングにより示している。図１に示すように、各電界緩和領域３８は、各トレンチ２２と交差する方向（ｘ方向）に長く延びている。各電界緩和領域３８は、各トレンチ２２が延びる方向（ｙ方向）に間隔を空けて配置されている。すなわち、図１に示すように、半導体基板１２を上側から平面視すると、各トレンチ２２と各電界緩和領域３８とが格子状に配置されている。図２に示すように、各電界緩和領域３８は、トレンチ２２の下端よりも下側まで延びており、底部領域３６の側面に接している。各底部領域３６は、各電界緩和領域３８よりも下側まで延びている。各電界緩和領域３８の側面及び下面は、ドリフト領域３４によって囲まれている。
　各コンタクト領域３１は、ｐ型領域である。各コンタクト領域３１は、ボディ領域３２よりも高いｐ型不純物濃度を有している。図１及び図２に示すように、各コンタクト領域３１は、トレンチ間半導体領域に設けられている。各トレンチ間半導体領域に、複数のコンタクト領域３１が設けられている。各コンタクト領域３１は、半導体基板１２の上面１２ａに露出しており、上部電極１４にオーミック接触している。図１に示すように、各コンタクト領域３１の側面は、ソース領域３０に囲まれている。図２に示すように、各コンタクト領域３１は、その下面においてボディ領域３２に接している。
　上述したように、各電界緩和領域３８の上端は、ボディ領域３２に接続されている。したがって、各底部領域３６は、電界緩和領域３８を介してボディ領域３２に接続されている。このため、各底部領域３６は、電界緩和領域３８、ボディ領域３２、及びコンタクト領域３１を介して、上部電極１４に接続されている。したがって、各底部領域３６の電位は、上部電極１４の電位と略等しい。
　図１に示すように、半導体装置１０では、半導体基板１２を上側から平面視したときに、トレンチ間半導体領域と各電界緩和領域３８とが重なっている複数の重複範囲４０（すなわち、グレーハッチングされた領域）が存在している。以下では、複数の重複範囲４０のうち、コンタクト領域３１が設けられている重複範囲４０をコンタクト重複範囲４０ａといい、コンタクト領域３１が設けられていない重複範囲４０を非コンタクト重複範囲４０ｂという。コンタクト重複範囲４０ａでは、コンタクト領域３１が電界緩和領域３８と重なるように配置されている。非コンタクト重複範囲４０ｂには、コンタクト領域３１が配置されておらず、電界緩和領域３８の上部では、ソース領域３０が半導体基板１２の上面１２ａに露出している。半導体装置１０では、コンタクト重複範囲４０ａと非コンタクト重複範囲４０ｂとが、トレンチ２２が延びる方向（ｙ方向）において交互に配置されるように構成されている。すなわち、ｙ方向における各重複範囲４０に対して、１つおきにコンタクト領域３１が配置されている。また、コンタクト重複範囲４０ａと非コンタクト重複範囲４０ｂとは、電界緩和領域３８が延びる方向（ｘ方向）においても交互に配置されるように構成されている。すなわち、ｘ方向における各重複範囲４０に対して、１つおきにコンタクト領域３１が配置されている。
　半導体装置１０の使用時には、下部電極１６に上部電極１４よりも高い電位が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、半導体装置１０がオンする。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、半導体装置１０がオフする。
　半導体装置１０がオフしている状態では、下部電極１６の電位が上部電極１４の電位よりも遥かに高い。この状態では、ドリフト領域３４は、下部電極１６に近い電位を有する。また、上述したように、底部領域３６は、上部電極１４と略等しい電位を有する。このため、ドリフト領域３４と底部領域３６の界面のｐｎ接合に高い逆電圧が印加される。したがって、各底部領域３６からドリフト領域３４内に、空乏層が広範囲に広がる。これにより、トレンチ２２の下端近傍での電界集中が抑制され、半導体装置１０の耐圧が確保される。
　次に、半導体装置１０がオフするときの動作について詳細に説明する。半導体装置１０がオフして下部電極１６の電位が上昇すると、底部領域３６から電界緩和領域３８、ボディ領域３２、及びコンタクト領域３１を介して上部電極１４へホールが流れる。このようにホールが流れることで、底部領域３６の電位が低電位に維持される。コンタクト重複範囲４０ａでは、ホールが底部領域３６からコンタクト領域３１を介して上部電極１４に達するまでの経路が短い。上述したように、コンタクト重複範囲４０ａと非コンタクト重複範囲４０ｂは、ｘ方向及びｙ方向において交互に配置されている。したがって、コンタクト重複範囲４０ａ（すなわち、コンタクト領域３１）が、半導体基板１２の上面において、略均等に分散して配置されている。したがって、非コンタクト重複範囲４０ｂでも、底部領域３６からコンタクト領域３１を介して上部電極１４に達するまでの経路はそれほど長くない。したがって、底部領域３６の全体で、底部領域３６から上部電極１４にホールが素早く排出される。これにより、下部電極１６の電位の上昇に伴う底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極１４の電位と略同じ電位に維持される。その結果、底部領域３６の周囲に空乏層が迅速に広がり、トレンチ２２の下端近傍での電界集中が効果的に抑制される。
　また、半導体装置１０では、非コンタクト重複範囲４０ｂにおいては、ソース領域３０が半導体基板１２の上面１２ａに露出している。コンタクト重複範囲４０ａと非コンタクト重複範囲４０ｂとが、ｘ方向及びｙ方向において交互に配置されているので、非コンタクト重複範囲４０ｂ（すなわち、ソース領域３０の面積）を確保することができ、ソース領域３０と上部電極１４とのコンタクト抵抗を低減することができる。
　なお、実施例１では、ｘ方向及びｙ方向の双方において、コンタクト重複範囲４０ａと非コンタクト重複範囲４０ｂとが交互に配置されていた。しかしながら、コンタクト重複範囲４０ａと非コンタクト重複範囲４０ｂとは、ｘ方向において交互に配置されていなくてもよく、少なくともｙ方向においてこれらが交互に配置されていれば、トレンチ２２の下端近傍での電界集中の抑制とソース領域３０のコンタクト抵抗の低減とを両立することができる。以下に説明する他の実施例についても同様である。
（実施例２）
　次に、図４及び図５を参照して、実施例２の半導体装置１００について説明する。図４に示すように、実施例２の半導体装置１００では、各電界緩和領域１３８が延びる方向が実施例１と異なっている。各電界緩和領域１３８は、各トレンチ２２と交差するｍ方向に長く延びている。ｍ方向は、各トレンチ２２が延びる方向（ｙ方向）に直交する方向（ｘ方向）に対して所定の角度だけ傾斜した方向である。図５に示すように、半導体基板１２の内部のその他の構成（ソース領域３０、ボディ領域３２、ドリフト領域３４等）は実施例１と同様である。
　実施例２では、実施例１と同様に、コンタクト重複範囲１４０ａと非コンタクト重複範囲１４０ｂとが、トレンチ２２が延びる方向（ｙ方向）において交互に配置されるように構成されている。すなわち、ｙ方向における各重複範囲１４０に対して、１つおきにコンタクト領域３１が配置されている。コンタクト重複範囲１４０ａと非コンタクト重複範囲１４０ｂとは、電界緩和領域１３８が延びる方向（ｍ方向）においても交互に配置されるように構成されている。すなわち、ｍ方向における各重複範囲１４０に対して、１つおきにコンタクト領域３１が配置されている。なお、実施例２では、ｘ方向においてコンタクト重複範囲１４０ａと非コンタクト重複範囲１４０ｂとが交互に配置されていない。ｘ方向では、各重複範囲１４０に対して、コンタクト重複範囲１４０ａと非コンタクト重複範囲１４０ｂのいずれかが連続して配置されている。
　本実施例においても、コンタクト重複範囲１４０ａと非コンタクト重複範囲１４０ｂとが、ｙ方向及びｍ方向において交互に配置されているため、トレンチ２２の下端近傍での電界集中の抑制と、ソース領域３０のコンタクト抵抗の低減とを両立することができる。
（実施例３）
　次に、図６～図９を参照して、実施例３の半導体装置２００について説明する。図６に示すように、実施例３の半導体装置２００では、半導体基板１２が、実施例２の電界緩和領域１３８（以下、第１電界緩和領域１３８という。）に加えて、第１電界緩和領域１３８とは異なる方向（ｎ方向）に延びるｐ型の複数の第２電界緩和領域２３８を有している。ｎ方向は、各トレンチ２２が延びる方向（ｙ方向）及び第１電界緩和領域１３８が延びる方向（ｍ方向）と交差する方向であり、ｙ方向に直交するｘ方向に対して所定の角度だけ傾斜した方向である。
　図６に示すように、半導体基板１２を上側から平面視したときに、第１電界緩和領域１３８と第２電界緩和領域２３８とは、トレンチ２２と重なる範囲において交差している。図７に示すように、各第１電界緩和領域１３８と各第２電界緩和領域２３８とは、トレンチ２２の側面に接する範囲で接続されている。各第１電界緩和領域１３８と各第２電界緩和領域２３８とは、互いが接続されている範囲において底部領域３６に接している。図８に示すように、第１電界緩和領域１３８と第２電界緩和領域２３８とが接続されていない断面においては、ボディ領域３２の下側において、各トレンチ２２の側面にドリフト領域３４が接している。
　実施例３では、実施例１及び実施例２と同様に、トレンチ間半導体領域と第２電界緩和領域２３８とが重なっている複数の重複範囲２４０において、コンタクト重複範囲２４０ａと非コンタクト重複範囲２４０ｂとが、トレンチ２２が延びる方向（ｙ方向）において交互に配置されるように構成されている。すなわち、ｙ方向における各重複範囲２４０に対して、１つおきにコンタクト領域３１が配置されている。また、図６及び図９に示すように、実施例３では、コンタクト重複範囲２４０ａが、第２電界緩和領域２３８が延びる方向（ｎ方向）において、各重複範囲２４０に対して間隔を空けて配置されるように（すなわち、連続して配置されないように）構成されている。
　実施例３の半導体装置２００では、複数の第１電界緩和領域１３８と複数の第２電界緩和領域２３８のそれぞれが、互いに異なる方向（ｍ方向及びｎ方向）に延びるように設けられている。このため、各第１電界緩和領域１３８の間隔、及び、各第２電界緩和領域２３８の間隔のそれぞれを広くした場合であっても、ホールが底部領域３６から各電界緩和領域１３８、２３８を介して効率良くコンタクト領域３１に流れ、半導体装置２００の耐圧を確保することができる。また、各電界緩和領域１３８、２３８の間隔を広くすることができるため、トレンチ間半導体領域において、広い範囲にドリフト領域３４を配置することができ、オン抵抗を低減することができる。
　なお、各電界緩和領域１３８、２３８が設けられている範囲では、ｎ型のドリフト領域３４がゲート絶縁膜２４に接していないため、ボディ領域３２に形成されるチャネルに電流が流れ難い。しかしながら、本実施例では、第１電界緩和領域１３８と第２電界緩和領域２３８とが、トレンチ２２と重なる範囲で交差するので、ボディ領域３２に形成されたチャネルから広範囲のドリフト領域３４に電子が流れることができる。このため、オン抵抗が増大することが抑制される。
（実施例４）
　次に、図１０を参照して、実施例４の半導体装置３００について説明する。図１０は、実施例１の図２に対応する断面である。実施例４では、ボディ領域３２と電界緩和領域３８の間に、ｎ型の上部ドリフト領域４２が設けられている。上部ドリフト領域４２は、ボディ領域３２に下側から接しており、ボディ領域３２の下側でゲート絶縁膜２４に接している。上部ドリフト領域４２は、ボディ領域３２によってソース領域３０から分離されている。上部ドリフト領域４２の下端は、各トレンチ２２の下端よりも上側に位置している。上部ドリフト領域４２の下側には、電界緩和領域３８が配置されている。電界緩和領域３８は、上部ドリフト領域４２に対して下側から接している。図示していないが、上部ドリフト領域４２は、電界緩和領域３８が設けられていない断面（実施例１の図３に対応する断面）において、ドリフト領域３４に接続されている。
　実施例４の半導体装置３００では、電界緩和領域３８が設けられている範囲においても、上部ドリフト領域４２が電流経路として機能する。すなわち、電界緩和領域３８の上部に位置するボディ領域３２に形成されるチャネル（図２の断面において形成されるチャネル）を効果的に利用することができる。このため、チャネル抵抗を低減することができる。
（実施例５）
　次に、図１１を参照して、実施例５の半導体装置４００について説明する。図１１は、実施例１の図２に対応する断面である。実施例５では、実施例１と比較して、各底部領域３６の厚み（ｚ方向の長さ）が短い。実施例５では、各底部領域３６の下端が、各電界緩和領域３８の下端よりも上側に位置している。すなわち、電界緩和領域３８が設けられている範囲では、各底部領域３６はドリフト領域３４に接しておらず、電界緩和領域３８に周囲を囲まれている。
　実施例５の半導体装置４００では、実施例１と比較して底部領域３６の厚みが薄い。ドリフト領域３４内に突出する底部領域３６の距離が短いので、トレンチ間半導体領域を流れた電子が、より広範囲のドリフト領域３４に流れ込むことができ、オン抵抗を低減することができる。
（参考例）
　次に、図１２を参照して、参考例の半導体装置５００について説明する。参考例の半導体装置５００は、底部領域３６を有してない点で実施例１の半導体装置１０と異なっている。その他の構成は、実施例１と同様である。参考例の半導体装置５００では、底部領域３６が設けられていない。しかしながら、各電界緩和領域３８がトレンチ２２の下端よりも下側まで延びている。各トレンチ２２が延びる方向（ｙ方向）に間隔を空けて複数の電界緩和領域３８が設けられているため、半導体装置５００がオフしている状態では、各電界緩和領域３８からドリフト領域３４内に広がる空乏層によって、トレンチ２２の下端近傍での電界集中を抑制することができる。また、半導体装置５００では、底部領域３６を形成しないため、製造工程を低減することができる。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (5)

  1. 　半導体基板（１２）と、
    　前記半導体基板の上面（１２ａ）に設けられており、それぞれが前記上面において第１方向に延びており、前記上面において前記第１方向に対して交差する第２方向に間隔を開けて配列されている複数のトレンチ（２２）と、
    　前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、
    　前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）、
    　を備えており、
    　前記半導体基板が、
    　前記半導体基板の前記上面に露出しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
    　前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｐ型のボディ（３２）領域と、
    　前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、
    　それぞれが対応する前記トレンチの底面で前記ゲート絶縁膜に接するように前記第１方向に延びているとともに前記ドリフト領域に接しているｐ型の複数の底部領域（３６）と、
    　それぞれが前記ボディ領域の下側に配置されており、それぞれが前記ボディ領域に接続されており、それぞれが前記第２方向に延びており、それぞれが前記各底部領域に接しており、前記第１方向に間隔を空けて配置されているｐ型の複数の電界緩和領域（３８、１３８）と、
    　それぞれが前記半導体基板の前記上面に露出しており、それぞれが前記ボディ領域に接しているｐ型の複数のコンタクト領域（３１）、
    　を有しており、
    　前記複数のトレンチの間に位置する半導体領域が、トレンチ間半導体領域であり、
    　前記半導体基板を上側から平面視したときに、前記各トレンチ間半導体領域と前記各電界緩和領域が重なっている重複範囲（４０、１４０）が複数個存在し、
    　前記複数の重複範囲が、前記コンタクト領域が設けられている複数のコンタクト重複範囲（４０ａ、１４０ａ）と、前記コンタクト領域が設けられていない複数の非コンタクト重複範囲（４０ｂ、１４０ｂ）を有しており、
    　前記コンタクト重複範囲と前記非コンタクト重複範囲が、前記第１方向において交互に配置されている、
    　半導体装置（１０、１００、２００、３００、４００）。
  2. 　前記コンタクト重複範囲と前記非コンタクト重複範囲が、前記第２方向において交互に配置されている、請求項１に記載の半導体装置。
  3. 　前記各電界緩和領域と前記ボディ領域の間に、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型の上部ドリフト領域（４２）が設けられている、請求項１又は２に記載の半導体装置。
  4. 　前記電界緩和領域は、第１電界緩和領域（１３８）であり、
    　前記重複範囲は、第１重複範囲（１４０）であり、
    　前記コンタクト重複範囲は、第１コンタクト重複範囲（１４０ａ）であり、
    　前記非コンタクト重複範囲は、第１非コンタクト重複範囲（１４０ｂ）であり、
    　前記半導体基板が、ｐ型の複数の第２電界緩和領域（２３８）をさらに有し、
    　前記複数の第２電界緩和領域のそれぞれが、前記ボディ領域の下側に配置されており、前記ボディ領域に接続されており、前記第１方向及び前記第２方向と交差する第３方向に延びており、前記各底部領域に接しており、
    　前記複数の第２電界緩和領域が、前記第３方向に交差する方向に間隔を空けて配置されており、
    　前記半導体基板を上側から平面視したときに、前記各トレンチ間半導体領域と前記各第２電界緩和領域が重なっている第２重複範囲（２４０）が複数個存在し、
    　前記複数の第２重複範囲が、前記コンタクト領域が設けられている複数の第２コンタクト重複範囲（２４０ａ）と、前記コンタクト領域が設けられていない複数の第２非コンタクト重複範囲（２４０ｂ）を有しており、
    　前記第２コンタクト重複範囲と前記第２非コンタクト重複範囲が、前記第１方向において交互に配置されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記ゲート電極の前記上面を覆っており、前記半導体基板の前記上面の上部にコンタクトホール（２８ａ）を有している層間絶縁膜（２８）と、
    　前記層間絶縁膜の上面と前記コンタクトホールの内面に跨る範囲を覆っており、前記コンタクトホール内で前記半導体基板の前記上面に接しており、前記層間絶縁膜によって前記ゲート電極から絶縁されている上部電極（１４）、
    　をさらに備えており、
    　前記上部電極が、
    　前記コンタクトホールの内部に配置されたタングステン含有層（１４ａ）と、
    　前記層間絶縁膜の前記上面と前記タングステン含有層の上面を覆っているアルミニウム含有層（１４ｂ）、を備える、請求項１～４のいずれか一項に記載の半導体装置。
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