JP6563093B1 - SiC半導体装置 - Google Patents
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- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
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- B23K2101/00—Articles made by soldering, welding or cutting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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Abstract
Description
絶縁層は、SiC単結晶とは異なる物性を有している一方で改質層を有さないため、切断起点になり難い。そのため、SiC半導体ウエハの切断時の衝撃に起因して、絶縁層の密着力の低下や絶縁層の剥離等の問題が生じる。この問題は、SiC半導体ウエハから切り出されたSiC半導体装置においても残る。
本発明の実施形態では、六方晶からなるSiC(炭化シリコン)単結晶が適用される。六方晶からなるSiC単結晶は、原子配列の周期に応じて、2H(Hexagonal)−SiC単結晶、4H−SiC単結晶および6H−SiC単結晶を含む複数種のポリタイプを有している。本発明の実施形態では、4H−SiC単結晶が適用された例について説明するが、他のポリタイプを本発明から除外するものではない。
図1および図2を参照して、単位セルは、1つのSi原子に対して4つのC原子が四面体配列(正四面体配列)の関係で結合された四面体構造を含む。単位セルは、四面体構造が4周期積層された原子配列を有している。単位セルは、正六角形のシリコン面、正六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する6つの側面を有する六角柱構造を有している。
カーボン面は、C原子によって終端された終端面である。カーボン面では、正六角形の6つの頂点に1つのC原子がそれぞれ位置し、正六角形の中心に1つのC原子が位置している。
a1軸、a2軸およびa3軸は、シリコン面をc軸から見た平面視において、中心に位置するSi原子を基準に、最近接するSi原子の配列方向(以下、単に「最近接原子方向」という。)に沿ってそれぞれ設定されている。
六角柱の側面は、シリコン面をc軸から見た平面視において、最近接原子方向に沿う6つの結晶面を含む。六角柱の側面は、より具体的には、シリコン面をc軸から見た平面視において、最近接する2つのSi原子をそれぞれ含む6つの結晶面を含む。
六角柱の対角線に沿う対角面は、シリコン面をc軸から見た平面視において、最近接原子方向に交差する交差方向に沿う6つの結晶面を含む。六角柱の対角面は、より具体的には、シリコン面をc軸から見た平面視において、最近接しない2つのSi原子をそれぞれ含む6つの結晶面を含む。中心に位置するSi原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向に直交する直交方向となる。
単位セルの結晶方向は、結晶面の法線方向によって定義される。(1−100)面の法線方向は[1−100]方向である。(0−110)面の法線方向は[0−110]方向である。(−1010)面の法線方向は[−1010]方向である。(−1100)面の法線方向は[−1100]方向である。(01−10)面の法線方向は[01−10]方向である。(10−10)面の法線方向は[10−10]方向である。
また、[1−100]方向、[0−110]方向、[−1010]方向、[−1100]方向、[01−10]方向および[10−10]方向は、等価な結晶方向を形成している。また、[11−20]方向、[1−210]方向、[−2110]方向、[−1−120]方向、[−12−10]方向および[2−1−10]方向は、等価な結晶方向を形成している。
(0001)面および(000−1)面は、c面と総称される。[0001]方向および[000−1]方向は、c軸方向と総称される。(11−20)面および(−1−120)面は、a面と総称される。[11−20]方向および[−1−120]方向は、a軸方向と総称される。(1−100)面および(−1100)面は、m面と総称される。[1−100]方向および[−1100]方向は、m軸方向と総称される。
図5Aは、図3に示す領域VAの拡大図である。図5Bは、図3に示す領域VBの拡大図である。図6Aは、図3に示す領域VIAの拡大図である。図6Bは、図3に示す領域VIBの拡大図である。図7は、図3に示すSiC半導体装置1の平面図である。図8は、図7に示すVIII-VIII線に沿う断面図である。
SiC半導体層2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5A,5B,5C,5Dを有している。第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状(この形態では正方形状)に形成されている。
SiC半導体層2の厚さTLは、40μm以上200μm以下であってもよい。厚さTLは、40μm以上60μm以下、60μm以上80μm以下、80μm以上100μm以下、100μm以上120μm以下、120μm以上140μm以下、140μm以上160μm以下、160μm以上180μm以下または180μm以上200μm以下であってもよい。厚さTLは、60μm以上150μm以下であることが好ましい。
第1主面3および第2主面4は、SiC単結晶のc面に対して[11−20]方向に10°以下の角度で傾斜したオフ角θを有している。法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下または2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
側面5Aおよび側面5Cは、この形態では、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに互いに対向している。側面5Bおよび側面5Dは、この形態では、第2方向Yに沿って延び、第1方向Xに互いに対向している。第2方向Yは、より具体的には第1方向Xに直交する方向である。
側面5Aおよび側面5Cは、SiC単結晶のa面によって形成され、a軸方向に互いに対向している。側面5Aは、SiC単結晶の(−1−120)一枚のSiC半導体ウエハからSiC半導体装置101を円滑に切り出すことができる。側面5Cは、SiC単結晶の(11−20)面によって形成されている。
側面5Aおよび側面5Cは、SiC半導体層2の第1主面3の法線を基準にしたとき、法線に対してSiC単結晶のc軸方向([0001]方向)に向けて傾斜した傾斜面を形成していてもよい。
一方、側面5Bおよび側面5Dは、SiC半導体層2の第1主面3の法線に沿って平面的に延びている。側面5Bおよび側面5Dは、より具体的には、第1主面3および第2主面4に対して略垂直に形成されている。
SiCエピタキシャル層7によって、SiC半導体層2の第1主面3が形成されている。SiC半導体基板6およびSiCエピタキシャル層7によって、SiC半導体層2の側面5A〜5Dが形成されている。
アクティブ領域8は、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けてSiC半導体層2の中央部に設定されている。アクティブ領域8は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に設定されている。
SiC半導体層2の第1主面3の上には、主面絶縁層10が形成されている。主面絶縁層10は、アクティブ領域8および外側領域9を選択的に被覆している。主面絶縁層10は、酸化シリコン(SiO2)層または窒化シリコン(SiN)層からなる単層構造を有していてもよい。
主面絶縁層10は、SiC半導体層2の側面5A〜5Dから露出する絶縁側面11A,11B,11C,11Dを有している。絶縁側面11A〜11Dは、側面5A〜5Dに連なっている。絶縁側面11A〜11Dは、側面5A〜5Dに対して面一に形成されている。絶縁側面11A〜11Dは、劈開面からなる。
主面絶縁層10の上には、第1主面電極層12が形成されている。第1主面電極層12は、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けてSiC半導体層2の中央部に形成されている。
パッシベーション層13は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層13は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層13には、第1主面電極層12の一部をパッド領域として露出させるサブパッド開口15が形成されている。サブパッド開口15は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に形成されている。
パッシベーション層13の上には、樹脂層16(絶縁層)が形成されている。パッシベーション層13および樹脂層16は、1つの絶縁積層構造(絶縁層)を形成している。図7では、樹脂層16がハッチングによって示されている。
樹脂層16の樹脂側面17A、17B,17C,17Dは、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けて形成されている。樹脂層16は、平面視においてSiC半導体層2の第1主面3の周縁部を露出させている。樹脂層16は、パッシベーション層13と共に主面絶縁層10を露出させている。樹脂層16の樹脂側面17A〜17Dは、この形態では、パッシベーション層13の側面14A〜14Dに面一に形成されている。
樹脂層16やパッシベーション層13からSiC半導体層2の第1主面3の周縁部を露出させることにより、樹脂層16やパッシベーション層13を物理的に切断する必要がなくなる。これにより、一枚のSiC半導体ウエハからSiC半導体装置1を円滑に切り出すことができる。また、SiC半導体層2の側面5A〜5Dからの絶縁距離を増加させることができる。
パッド開口18は、サブパッド開口15に連通している。パッド開口18の内壁は、サブパッド開口15の内壁に面一に形成されている。パッド開口18の内壁は、サブパッド開口15の内壁に対してSiC半導体層2の側面5A〜5D側に位置していてもよい。パッド開口18の内壁は、サブパッド開口15の内壁に対してSiC半導体層2の内方領域に位置していてもよい。樹脂層16は、サブパッド開口15の内壁を被覆していてもよい。
SiC半導体層2の第2主面4の上には、第2主面電極層19が形成されている。第2主面電極層19は、SiC半導体層2の第2主面4(SiC半導体基板6)との間でオーミック接触を形成している。
改質ライン22A〜22Dは、側面5A〜5Dを形成するSiC単結晶の一部がSiC単結晶とは異なる性質に改質された層状の領域を含む。改質ライン22A〜22Dは、密度、屈折率または機械的強度(結晶強度)、もしくは、その他の物理的特性がSiC単結晶とは異なる性質に改質された領域を含む。改質ライン22A〜22Dは、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも1つの層を含んでいてもよい。
改質ライン22A〜22Dは、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。第1主面3の接線方向は、法線方向Zに直交する方向である。接線方向は、第1方向X(SiC単結晶のm軸方向)および第2方向Y(SiC単結晶のa軸方向)を含む。
改質ライン22A〜22Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。改質ライン22A〜22Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
改質ライン22Aおよび改質ライン22Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっている。改質ライン22Bおよび改質ライン22Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっている。
これにより、改質ライン22A〜22Dは、SiC半導体層2を取り囲むように一体的に形成されている。改質ライン22A〜22Dは、SiC半導体層2の側面5A〜5DにおいてSiC半導体層2を取り囲む1つの無端状(環状)の改質ラインを形成している。
改質ライン22A〜22Dの厚さTRは、SiCエピタキシャル層7の厚さTE以上(TR≧TE)であってもよい。改質ライン22Aの厚さTR、改質ライン22Bの厚さTR、改質ライン22Cの厚さTRおよび改質ライン22Dの厚さTRの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
比TR/TLは、0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8以上0.9以下または0.9以上1.0未満であってもよい。比TR/TLは、0.2以上0.5以下であることが好ましい。
比TR/TSは、0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8以上0.9以下または0.9以上1.0未満であってもよい。比TR/TSは、0.2以上0.5以下であることが好ましい。
複数のa面改質部28は、法線方向Zに延びる線状にそれぞれ形成されている。これにより、複数のa面改質部28は、全体として縞状に形成されている。複数のa面改質部28は、m軸方向幅が一端部28a側から他端部28b側に向けて狭まる先細り形状に形成された複数のa面改質部28を含んでいてもよい。
m軸方向に関して、互いに隣り合う複数のa面改質部28の中央部間のピッチPRは、0μmを超えて20μm以下であってもよい。ピッチPRは、0μmを超えて5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
改質ライン22Cは、側面5Cに形成されている点を除いて、改質ライン22Aと同様の構造を有している。改質ライン22Aの説明は、「側面5A」を「側面5C」と読み替えて改質ライン22Cの説明に準用される。
複数のm面改質部29は、法線方向Zに延びる線状にそれぞれ形成されている。これにより、複数のm面改質部29は、全体として縞状に形成されている。複数のm面改質部29は、a軸方向幅が一端部29a側から他端部29b側に向けて狭まる先細り形状に形成された複数のm面改質部29を含んでいてもよい。
a軸方向に関して、互いに隣り合う複数のm面改質部29の中央部間のピッチPRは、0μm以上20μm以下であってもよい。ピッチPRは、0μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
改質ライン22Bは、側面5Bに形成されている点を除いて、改質ライン22Dと同様の構造を有している。改質ライン22Dの説明は、「側面5D」を「側面5B」と読み替えて改質ライン22Bの説明に準用される。
境界改質ライン30A〜30Dは、側面5A〜5Dおよび絶縁側面11A〜11Dに跨って形成されている。境界改質ライン30A〜30Dは、パッシベーション層13および樹脂層16を避けて側面5A〜5Dおよび絶縁側面11A〜11Dに跨って形成されている。境界改質ライン30A〜30Dは、パッシベーション層13および樹脂層16には形成されていない。
境界改質ライン30A〜30Dは、この形態では、改質ライン22A〜22Dから間隔を空けて形成されている。境界改質ライン30A〜30Dは、改質ライン22A〜22Dに重なっていてもよい。境界改質ライン30A〜30Dは、改質ライン22A〜22Dに連なっていてもよい。境界改質ライン30A〜30Dは、改質ライン22A〜22Dと一体的に形成されていてもよい。
境界改質ライン30A〜30Dは、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。境界改質ライン30A〜30Dは、改質ライン22A〜22Dに対して平行に延びている。
また、境界改質ライン30Cは、側面5Cおよび絶縁側面11Cにおいてm軸方向に沿って直線状に延びる帯状に形成されている。また、境界改質ライン30Dは、側面5Dおよび絶縁側面11Dにおいてa軸方向に沿って直線状に延びる帯状に形成されている。
第2領域32は、絶縁側面11A〜11Dを形成する絶縁材料の一部が当該絶縁材料とは異なる性質に改質された層状の領域を含む。第2領域32は、第1領域31に連なっている。また、第2領域32は、第1領域31と一体を成している。第2領域32は、第1領域31に密着、固着、溶接および/または溶着していてもよい。
溶融再硬化層は、SiC半導体層2の一部が溶融した後再度硬化した層である。欠陥層は、SiC半導体層2に形成された空孔や亀裂等を含む層である。絶縁破壊層は、SiC半導体層2の一部が絶縁破壊した層である。屈折率変化層は、SiC半導体層2の一部がSiC単結晶とは異なる屈折率に変化した層である。
溶融再硬化層は、主面絶縁層10の一部が溶融した後再度硬化した層である。欠陥層は、主面絶縁層10に形成された空孔や亀裂等を含む層である。絶縁破壊層は、主面絶縁層10の一部が絶縁破壊した層である。屈折率変化層は、主面絶縁層10の一部が主面絶縁層10の絶縁材料とは異なる屈折率に変化した層である。
これにより、第1領域31は、側面5A〜5DからSiCエピタキシャル層7の一部を露出させている。第1領域31は、SiC半導体基板6およびSiCエピタキシャル層7の境界領域を横切ってSiC半導体基板6およびSiCエピタキシャル層7の双方に形成されていてもよい。この場合、第1領域31は、改質ライン22A〜22Dに重なっていてもよい。
境界改質ライン30A〜30Dの第2領域32は、この形態では、主面絶縁層10の主面からSiC半導体層2の第2主面4に間隔を空けて形成されている。これにより、第2領域32は、絶縁側面11A〜11Dから主面絶縁層10の主面の表層部を露出させている。第2領域32は、絶縁側面11A〜11Dの全域に形成されていてもよい。
法線方向Zに関して境界改質ライン30A〜30Dの厚さTRBは、SiC半導体基板6の厚さTS未満(TRB<TS)であることが好ましい。境界改質ライン30A〜30Dの厚さTRBは、改質ライン22A〜22Dの厚さTR以下(TRB≦TR)であってもよい。境界改質ライン30A〜30Dの厚さTRBは、SiCエピタキシャル層7の厚さTE以下(TRB≦TE)であってもよい。
SiC半導体層2の厚さTLに対する境界改質ライン30A〜30Dの厚さTRBの比TRB/TLは、0.01以上1.0未満であってもよい。比TRB/TLは、0.01以上0.02以下、0.02以上0.04以下、0.04以上0.06以下、0.06以上0.08以下、0.08以上0.1以下であってもよい。比TRB/TLは、0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下または0.8以上1.0未満であってもよい。
複数のa面境界改質部33は、SiC半導体層2の側面5Aから露出するSiC単結晶がSiC単結晶とは異なる性質に改質され、主面絶縁層10の絶縁側面11Aから露出する絶縁材料が当該絶縁材料とは異なる性質に改質された部分である。
複数のa面境界改質部33は、主面絶縁層10に位置する一端部33a、SiC半導体層2に位置する他端部33b、ならびに、一端部33aおよび他端部33bを接続する接続部33cをそれぞれ含む。接続部33cは、SiC半導体層2および主面絶縁層10の間の境界領域を横切って、一端部33aおよび他端部33bを接続している。
複数のa面境界改質部33は、m軸方向に互いに対向するようにm軸方向に間隔を空けて形成されている。複数のa面境界改質部33は、m軸方向に互いに重なり合っていてもよい。m軸方向に延びる帯状の領域が、複数のa面境界改質部33の一端部33aを結ぶラインおよび複数のa面境界改質部33の他端部33bを結ぶラインによって形成されている。境界改質ライン30Aは、この帯状の領域によってが形成されている。
m軸方向に関して、各a面境界改質部33の幅WRBは、0μmを超えて20μm以下であってもよい。幅WRBは、0μmを超えて5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
図6Bを参照して、境界改質ライン30Dは、SiC半導体層2および主面絶縁層10の間の境界領域を横切る複数のm面境界改質部34(境界改質部)を含む。換言すると、境界改質ライン30Dは、複数のm面境界改質部34の集合体によって形成されている。
SiC半導体層2の側面5Dにおいて各m面境界改質部34の周囲の領域は、SiC単結晶とは異なる性質に改質されていてもよい。主面絶縁層10の絶縁側面11Dにおいて各m面境界改質部34の周囲の領域は、主面絶縁層10の絶縁材料とは異なる性質に改質されていてもよい。
複数のm面境界改質部34は、法線方向Zに延びる線状にそれぞれ形成されている。これにより、複数のm面境界改質部34は、全体として縞状に形成されている。複数のm面境界改質部34は、m軸方向幅が一端部34a側から他端部34b側に向けて狭まる先細り形状に形成された複数のm面境界改質部34を含んでいてもよい。
m軸方向に関して、各m面境界改質部34の幅WRBは、0μmを超えて20μm以下であってもよい。幅WRBは、0μmを超えて5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
境界改質ライン30A〜30Dは、SiC半導体層2の側面5A〜5Dおよび主面絶縁層10の絶縁側面11A〜11Dに固着していることが好ましい。換言すると、主面絶縁層10の絶縁側面11A〜11Dは、境界改質ライン30A〜30DによってSiC半導体層2の側面5A〜5Dに固着されていることが好ましい。この場合、主面絶縁層10の剥離を適切に抑制できる。
固着層は、SiC半導体層2の側面5A〜5Dおよび主面絶縁層10の絶縁側面11A〜11Dに溶接された溶接層を含んでいてもよい。固着層は、主面絶縁層10から溶融した絶縁材料がSiC半導体層2の側面5A〜5Dに溶接された絶縁溶接部を含んでいてもよい。絶縁溶接部は、絶縁材料の溶融再硬化層を含む。絶縁溶接部は、絶縁溶着部であってもよい。
固着層は、境界改質ライン30A〜30Dの第1領域31および第2領域32によって形成されていてもよい。固着層は、a面境界改質部33およびm面境界改質部34によって形成されていてもよい。固着層は、境界改質ライン30A〜30Dの一部または全部を含んでいてもよい。
ガード領域36は、より具体的には、平面視においてダイオード領域35を取り囲む無端状(たとえば四角環状、角を面取りした四角環状または円環状)に形成されている。これにより、ガード領域36は、ガードリング領域として形成されている。ダイオード領域35は、この形態では、ガード領域36によって画定されている。また、アクティブ領域8は、ガード領域36によって画定されている。
SiC半導体層2の第1主面3の上には、前述の主面絶縁層10が形成されている。主面絶縁層10には、ダイオード領域35を露出させるダイオード開口37が形成されている。ダイオード開口37は、ダイオード領域35に加えてガード領域36の内周縁も露出させている。ダイオード開口37は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に形成されている。
第1主面電極層12は、より具体的には、ダイオード領域35との間でショットキー接合を形成している。これにより、第1主面電極層12をアノードとし、ダイオード領域35をカソードとするショットキーバリアダイオードDが形成されている。主面絶縁層10の上には、前述のパッシベーション層13および樹脂層16が形成されている。
SiC半導体ウエハ41は、SiC半導体基板6のベースとなる部材である。SiC半導体ウエハ41は、六方晶からなるSiC単結晶の一例としての4H−SiC単結晶を含む。SiC半導体ウエハ41は、この形態では、SiC半導体基板6のn型不純物濃度に対応したn型不純物濃度を有している。
SiC半導体ウエハ41の厚さTWは、SiC半導体基板6の厚さTSを超えている(TS<TW)。SiC半導体ウエハ41の厚さTWは、研削によってSiC半導体基板6の厚さTSに合わせ込まれる。
第1ウエハ主面42および第2ウエハ主面43は、SiC単結晶のc面に対して[11−20]方向に10°以下の角度で傾斜したオフ角θを有している。第1ウエハ主面42の法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下または2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
SiC半導体ウエハ41のウエハ側面44には、SiC単結晶の結晶方位を示す目印の一例として1つのオリエンテーションフラット49が形成されている。オリエンテーションフラット49は、SiC半導体ウエハ41のウエハ側面44に形成された切欠部である。オリエンテーションフラット49は、この形態では、SiC単結晶のa軸方向([11−20]方向)に沿って直線状に延びている。
第1オリエンテーションフラットは、SiC単結晶のa軸方向([11−20]方向)に沿って直線状に延びる切欠部であってもよい。第2オリエンテーションフラットは、SiC単結晶のm軸方向([1−100]方向)に沿って直線状に延びる切欠部であってもよい。
各装置形成領域51は、SiC単結晶の結晶方位に沿った4つの辺52A,52B,52C,52Dを有している。4つの辺52A〜52Dは、SiC半導体層2の4つの側面5A〜5Dにそれぞれ対応している。つまり、4つの辺52A〜52Dは、m軸方向([1−100]方向)に沿う2つの辺52A,52Cおよびa軸方向([11−20]方向)に沿う2つの辺52B,52Dを含む。
複数の第1切断予定ライン54は、m軸方向([1−100]方向)に沿ってそれぞれ延びている。複数の第2切断予定ライン55は、a軸方向([11−20]方向)に沿ってそれぞれ延びている。複数の装置形成領域51に所定の構造が作り込まれた後、切断予定ライン53に沿ってSiC半導体ウエハ41を切断することによって、複数のSiC半導体装置1が切り出される。
図10Aを参照して、SiC半導体装置1を製造するにあたり、まず、SiC半導体ウエハ41が用意される(図9も併せて参照)。次に、SiC半導体ウエハ41の第1ウエハ主面42にn型のSiCエピタキシャル層7が形成される。
これにより、SiC半導体ウエハ41およびSiCエピタキシャル層7を含むSiC半導体ウエハ構造61が形成される。SiC半導体ウエハ構造61は、第1主面62および第2主面63を含む。
次に、図10Bを参照して、SiC半導体ウエハ構造61の第1主面62にp+型のガード領域36が形成される。ガード領域36の形成工程は、イオン注入マスク(図示せず)を介してSiC半導体ウエハ構造61の第1主面62の表層部にp型不純物を選択的に導入する工程を含む。ガード領域36は、より具体的には、SiCエピタキシャル層7の表層部に形成される。
ダイオード領域35は、イオン注入マスク(図示せず)を介してSiC半導体ウエハ構造61の第1主面62の表層部にn型不純物を選択的に導入することによって形成されてもよい。
次に、図10Dを参照して、所定パターンを有するマスク64が、主面絶縁層10の上に形成される。マスク64は、複数の開口65を有している。複数の開口65は、主面絶縁層10においてダイオード開口37を形成すべき領域をそれぞれ露出させている。
次に、図10Eを参照して、SiC半導体ウエハ構造61の第1主面62の上に第1主面電極層12のベースとなるベース電極層66が形成される。ベース電極層66は、SiC半導体ウエハ構造61の第1主面62の全域に形成され、主面絶縁層10を被覆する。第1主面電極層12は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
次に、マスク67を介するエッチング法によって、ベース電極層66の不要な部分が除去される。これにより、ベース電極層66が複数の第1主面電極層12に分割される。第1主面電極層12の形成後、マスク67は除去される。
次に、図10Hを参照して、パッシベーション層13の上に、樹脂層16が塗布される。樹脂層16は、アクティブ領域8および外側領域9を一括して被覆する。樹脂層16は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
次に、パッシベーション層13の不要な部分が除去される。パッシベーション層13の不要な部分は、樹脂層16を介するエッチング法によって除去されてもよい。これにより、サブパッド開口15がパッシベーション層13に形成される。また、切断予定ライン53に沿うダイシングストリート69がパッシベーション層13に区画される。
この場合、樹脂層16の形成工程に先立って、マスクを介するエッチング法によってパッシベーション層13の不要な部分が除去され、サブパッド開口15が形成される。この工程によれば、パッシベーション層13を任意の形状に形成できる。
SiC半導体ウエハ構造61は、SiC半導体層2の厚さTLに対応する厚さTWSになるまで研削される。SiC半導体ウエハ構造61は、40μm以上200μm以下の厚さTWSになるまで研削されてもよい。
次に、図10Kを参照して、改質ライン22A〜22Dのベースとなる複数の改質ライン70(改質層)が形成される。改質ライン70の形成工程では、レーザ光照射装置71からSiC半導体ウエハ構造61に向けてパルス状のレーザ光が照射される。
レーザ光の集光部(焦点)は、SiC半導体ウエハ構造61の厚さ方向途中部に設定される。SiC半導体ウエハ構造61に対するレーザ光の照射位置は、切断予定ライン53(各装置形成領域51の4つの辺52A〜52D)に沿って移動される。
これにより、SiC半導体ウエハ構造61の厚さ方向途中部に、切断予定ライン53(各装置形成領域51の4つの辺52A〜52D)に沿って延び、SiC単結晶の結晶状態が他の領域とは異なる性質に改質した複数の改質ライン70が形成される。
装置形成領域51の辺52A,53Cに沿う2つの改質ライン70は、a面改質部28をそれぞれ含む。装置形成領域51の辺52B,53Dに沿う2つの改質ライン70は、m面改質部29をそれぞれ含む。
レーザ光の集光部(焦点)、レーザエネルギ、パルスデューティ比、照射速度等は、形成すべき改質ライン70(改質ライン22A〜22D)の位置、大きさ、形状、厚さ等によって任意の値に定められる。
より具体的には、SiC半導体ウエハ構造61に対するレーザ光の照射位置は、第1切断予定ライン54に沿って移動される。また、SiC半導体ウエハ構造61に対するレーザ光の照射位置は、第2切断予定ライン55に沿って移動される。
装置形成領域51の辺52A,53Cに沿う2つの境界改質ライン72は、a面境界改質部33をそれぞれ含む。装置形成領域51の辺52B,53Dに沿う2つの境界改質ライン72は、m面境界改質部34をそれぞれ含む。
SiC半導体ウエハ構造61および主面絶縁層10の間の境界領域は、主面絶縁層10の絶縁材料が溶融する温度まで加熱されてもよい。SiC半導体ウエハ構造61および主面絶縁層10の間の境界領域は、SiC単結晶が溶融する温度まで加熱されてもよい。この場合、主面絶縁層10の絶縁材料も同時に溶融する。
次に、図10Lを参照して、SiC半導体ウエハ構造61の第2主面63に第2主面電極層19が形成される。第2主面電極層19は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
レーザアニール処理法によれば、SiC半導体ウエハ構造61の第2主面63の表層部のSiC単結晶が改質されてSiアモルファス層が形成される。この場合、SiC半導体層2の第2主面4の表層部にSiアモルファス層を有するSiC半導体装置1が製造される。SiC半導体層2の第2主面4では、研削痕およびSiアモルファス層が併存する。レーザアニール処理法によれば、SiC半導体層2の第2主面4に対する第2主面電極層19のオーミック性を高めることができる。
次に、SiC半導体ウエハ構造61の第2主面63側から支持部材73を介して切断予定ライン53に外力が加えられる。切断予定ライン53に対する外力は、ブレード等の押圧部材によって加えられてもよい。
さらに他の形態において、SiC半導体ウエハ構造61の第1主面62側または第2主面63側に伸縮性の支持部材73が貼着されてもよい。この場合、SiC半導体ウエハ構造61は、伸縮性の支持部材73をm軸方向およびa軸方向に引き伸ばすことによって劈開されてもよい。
このようにして、SiC半導体ウエハ構造61が改質ライン70および境界改質ライン72を起点に切断予定ライン53に沿って劈開され、複数のSiC半導体装置1が1枚のSiC半導体ウエハ構造61(SiC半導体ウエハ41)から切り出される。
また、SiC半導体ウエハ構造61の研削工程(図10J)は、SiC半導体ウエハ41の用意工程(図10A)の後、改質ライン70および境界改質ライン72の形成工程(図10K)の前の任意のタイミングで複数回に分けて実施されてもよい。また、SiC半導体ウエハ構造61の研削工程(図10J)は、SiC半導体ウエハ41の用意工程(図10A)の後、第2主面電極層19の形成工程(図10L)の前の任意のタイミングで複数回に分けて実施されてもよい。
図11を参照して、半導体パッケージ74は、この形態では、所謂TO−220タイプである。半導体パッケージ74は、SiC半導体装置1、パッド部75、ヒートシンク76、複数(この形態では2本)の端子77、複数(この形態では2本)の導線78および封止樹脂79を含む。パッド部75、ヒートシンク76および複数の端子77は、接続対象物の一例としてのリードフレームを形成している。
SiC半導体装置1の第2主面電極層19は、導電接合材80を介してパッド部75に電気的に接続されている。導電接合材80は、第2主面電極層19およびパッド部75の間の領域に介在されている。
複数の端子77は、パッド部75に対してヒートシンク76とは反対側の辺に沿って配列されている。複数の端子77は、それぞれ金属板を含む。端子77は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。
複数の導線78は、ボンディングワイヤ等であってもよい。複数の導線78は、導線78Aおよび導線78Bを含む。導線78Aは、第1端子77AおよびSiC半導体装置1の第1主面電極層12に電気的に接続されている。これにより、第1端子77Aは、導線78Aを介してSiC半導体装置1の第1主面電極層12に電気的に接続されている。
封止樹脂79は、ヒートシンク76および複数の端子77の一部を露出させるように、SiC半導体装置1、パッド部75および複数の導線78を封止している。封止樹脂79は、直方体形状に形成されている。
固着層は、SiC半導体層2の側面5A〜5Dおよび主面絶縁層10の絶縁側面11A〜11Dに溶接された溶接層を含んでいてもよい。固着層は、主面絶縁層10から溶融した絶縁材料がSiC半導体層2の側面5A〜5Dに溶接された絶縁溶接部を含んでいてもよい。
固着層は、境界改質ライン30A〜30Dの第1領域31および第2領域32によって形成されていてもよい。固着層は、a面境界改質部33およびm面境界改質部34によって形成されていてもよい。固着層は、境界改質ライン30A〜30Dの一部または全部を含んでいてもよい。
換言すれば、薄化されたSiC半導体ウエハ構造61(SiC半導体ウエハ41)によれば、複数の改質ライン70(改質ライン22A〜22D)を法線方向Zに間隔を空けて形成せずに、SiC半導体ウエハ構造61(SiC半導体ウエハ41)を適切に劈開できる。
SiC半導体層2においてSiC半導体基板6の厚さTSは、40μm以上150μm以下であってもよい。SiC半導体層2においてSiCエピタキシャル層7の厚さTEは、1μm以上50μm以下であってもよい。SiC半導体層2の薄化は、抵抗値を低減する上でも有効である。
主面絶縁層10は、改質ライン22A〜22Dが形成された構造において、SiC半導体層2の側面5A〜5Dおよび第1主面電極層12の間の絶縁性を高める。これにより、改質ライン22A〜22Dおよび境界改質ライン30A〜30Dが形成された構造において、SiC半導体層2の電気的特性の安定性を高めることができる。
第1形態例に係る改質ライン22A〜22Dは、SiC半導体層2における側面5A〜5Dを接続する角部において互いに連なっている。これに対して、第2形態例に係る改質ライン22A〜22Dは、SiC半導体層2における側面5A〜5Dを接続する角部において互いに間隔を空けて形成されている。
むろん、改質ライン22A〜22Dのうちの少なくとも1つが、SiC半導体層2における側面5A〜5Dのいずれかを接続する角部において他の改質ライン22A〜22Dから間隔を空けて形成されていてもよい。改質ライン22A〜22Dのうちの2つまたは3つが、SiC半導体層2における側面5A〜5Dのいずれかを接続する角部において互いに連なっていてもよい。
第1形態例に係る改質ライン22A〜22Dは、SiC半導体層2の第1主面3の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第3形態例に係る改質ライン22A〜22Dは、SiC半導体層2の第1主面3から第2主面4に向けて下り傾斜した傾斜状に延びる帯状に形成されている。第3形態例に係る改質ライン22A〜22Dは、より具体的には、第1端部領域81、第2端部領域82および傾斜領域83をそれぞれ含む。
SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、改質ライン22Bの第1端部領域81および改質ライン22Cの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、改質ライン22Bの第2端部領域82および改質ライン22Cの第2端部領域82が位置していてもよい。
SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、改質ライン22Cの第1端部領域81および改質ライン22Dの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、改質ライン22Cの第2端部領域82および改質ライン22Dの第2端部領域82が位置していてもよい。
SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、改質ライン22Dの第1端部領域81および改質ライン22Aの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、改質ライン22Dの第2端部領域82および改質ライン22Aの第2端部領域82が位置していてもよい。
第3形態例に係る改質ライン22A〜22Dは、改質ライン70の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。第3形態例に係る改質ライン22A〜22Dが形成される場合であっても、第1形態例に係る改質ライン22A〜22Dが形成された場合と同様の効果を奏することができる。
図12Cは、図3に示すSiC半導体装置1を示す斜視図であって、改質ライン22A〜22Dの第4形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
湾曲領域86は、第1主面3から第2主面4に向けて凹湾曲状に下り傾斜し、第1端部領域84および第2端部領域85を接続している。湾曲領域86は、第1主面3から第2主面4に向けて凸湾曲状に下り傾斜していてもよい。
SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、改質ライン22Bの第1端部領域84および改質ライン22Cの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、改質ライン22Bの第2端部領域85および改質ライン22Cの第2端部領域85が位置していてもよい。
SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、改質ライン22Cの第1端部領域84および改質ライン22Dの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、改質ライン22Cの第2端部領域85および改質ライン22Dの第2端部領域85が位置していてもよい。
SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、改質ライン22Dの第1端部領域84および改質ライン22Aの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、改質ライン22Dの第2端部領域85および改質ライン22Aの第2端部領域85が位置していてもよい。
第4形態例に係る改質ライン22A〜22Dは、改質ライン70の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。第4形態例に係る改質ライン22A〜22Dが形成される場合であっても、第1形態例に係る改質ライン22A〜22Dが形成された場合と同様の効果を奏することができる。
図12Dは、図3に示すSiC半導体装置1を示す斜視図であって、改質ライン22A〜22Dの第5形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
改質ライン22Aおよび改質ライン22Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
改質ライン22Cおよび改質ライン22Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
改質ライン22A〜22Dの蛇行周期は、任意である。改質ライン22A〜22Dは、第1主面3から第2主面4に向けて凹湾曲状に延びる1つの帯状にそれぞれ形成されていてもよい。この場合、改質ライン22A〜22Dは、2つの第1領域87、1つの第2領域88および2つの接続領域89をそれぞれ含んでいてもよい。
第5形態例に係る改質ライン22A〜22Dは、改質ライン70の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。第5形態例に係る改質ライン22A〜22Dが形成される場合であっても、第1形態例に係る改質ライン22A〜22Dが形成された場合と同様の効果を奏することができる。
図12Eは、図3に示すSiC半導体装置1を示す斜視図であって、改質ライン22A〜22Dの第6形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
側面5B,5Dに対する改質ライン22B,22Dの表面積は、この形態では、それぞれ側面5A,5Cに対する改質ライン22A,22Cの表面積未満である。改質ライン22B,22Dの厚さTRは、この形態では、それぞれ改質ライン22A,22Cの厚さTR未満である。
したがって、改質ライン70の形成工程では、SiC単結晶の最近接原子方向に沿う結晶面に対しては、比較的割れ易い性質を有しているから、比較的大きい専有割合を有する改質ライン70を形成しなくてもSiC単結晶を適切に切断(劈開)できる(図10Lも併せて参照)。最近接原子方向に沿う結晶面は、m面およびその等価面である。
その一方で、SiC単結晶の最近接原子方向の交差方向に沿う結晶面には、比較的大きい専有割合を有する改質ライン70が形成されている。これにより、SiC半導体ウエハ構造61の不適切な切断(劈開)を抑制できるから、SiC単結晶の物性に起因したクラックの発生を適切に抑制できる。最近接原子方向の交差方向に沿う結晶面は、a面およびその等価面である。
専有割合RA〜RDは、側面5A〜5Dに対する改質ライン22A〜22Dの表面積によって調整されてもよい。専有割合RA〜RDは、改質ライン22A〜22Dの厚さTRによって調整されてもよい。専有割合RA〜RDは、改質ライン22A〜22Dの個数によって調整されてもよい。
第1形態例に係る改質ライン22A〜22Dは、SiC半導体層2の第1主面3および第2主面4から間隔を空けてSiC半導体層2の側面5A〜5Dに形成されている。これに対して、第7形態例に係る改質ライン22A〜22Dは、SiC半導体層2の側面5A〜5Dの全域に形成されている。
複数層の改質ライン22Aは、法線方向Zに互いにずれて形成されている。複数層の改質ライン22Aは、法線方向Zに互いに間隔を空けて形成されている。複数層の改質ライン22Aは、法線方向Zに互いに重なっていてもよい。SiC半導体層2の第1主面3に最近接する改質ライン22Aは、境界改質ライン30Aに重なっている。
複数層の改質ライン22Cは、法線方向Zに互いにずれて形成されている。複数層の改質ライン22Cは、法線方向Zに互いに間隔を空けて形成されている。複数層の改質ライン22Cは、法線方向Zに互いに重なっていてもよい。SiC半導体層2の第1主面3に最近接する改質ライン22Cは、境界改質ライン30Cに重なっている。
第7形態例に係る改質ライン22A〜22Dは、改質ライン70の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。第7形態例に係る改質ライン22A〜22Dが形成される場合であっても、第1形態例に係る改質ライン22A〜22Dが形成された場合と同様の効果を奏することができる。
また、第1〜第7形態例に係る改質ライン22A〜22Dの特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。つまり、第1〜第7形態例に係る改質ライン22A〜22Dの特徴のうちの少なくとも2つの特徴が組み合わされた形態を有する改質ライン22A〜22Dが採用されてもよい。
境界改質ライン30A〜30Dは、この形態では、パッシベーション層13の側面14A〜14Dに形成された第3領域92を含む。境界改質ライン30A〜30Dの第3領域92は、密度、屈折率または機械的強度(結晶強度)、もしくは、その他の物理的特性がパッシベーション層13の絶縁材料とは異なる性質に改質された領域を含む。境界改質ライン30A〜30Dの第3領域92は、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも1つの層を含んでいてもよい。
境界改質ライン30A,30Cにおいて、a面境界改質部33の一端部33aは、SiC半導体層2に位置している。また、a面境界改質部33の他端部33bは、パッシベーション層13に位置している。また、a面境界改質部33の接続部33cは、主面絶縁層10およびパッシベーション層13の間の境界領域、ならびに、SiC半導体層2および主面絶縁層10の間の境界領域を横切って、一端部33aおよび他端部33bを接続している。
以上、SiC半導体装置91によっても、SiC半導体装置1に対して述べた効果と同様の効果を奏することできる。
SiC半導体装置101において、第1形態例に係る改質ライン22A〜22Dに代えてまたはこれに加えて第2形態例、第3形態例、第4形態例、第5形態例、第6形態例または第7形態例に係る改質ライン22A〜22Dが採用されてもよい。また、第1〜第7形態例に係る改質ライン22A〜22Dの特徴のうちの少なくとも2つの特徴が組み合わされた形態を有する改質ライン22A〜22Dが採用されてもよい。
SiC半導体層102は、一方側の第1主面103、他方側の第2主面104、ならびに、第1主面103および第2主面104を接続する側面105A,105B,105C,105Dを有している。第1主面103および第2主面104は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状(この形態では長方形状)に形成されている。
SiC半導体層102の厚さTLは、40μm以上200μm以下であってもよい。厚さTLは、40μm以上60μm以下、60μm以上80μm以下、80μm以上100μm以下、100μm以上120μm以下、120μm以上140μm以下、140μm以上160μm以下、160μm以上180μm以下または180μm以上200μm以下であってもよい。厚さTLは、60μm以上150μm以下であることが好ましい。
第1主面103および第2主面104は、SiC単結晶のc面に対して[11−20]方向に10°以下の角度で傾斜したオフ角θを有している。法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下または2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
第1方向Xは、この形態では、SiC単結晶のm軸方向([1−100]方向)に設定されている。第2方向Yは、SiC単結晶のa軸方向([11−20]方向)に設定されている。
この場合、側面105Aおよび側面105Cは、SiC半導体層102の第1主面103の法線を0°としたとき、SiC半導体層102の第1主面103の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、0°を超えてオフ角θ未満の角度であってもよい。
SiC半導体基板106の厚さTSは、40μm以上150μm以下であってもよい。厚さTSは、40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、70μm以上80μm以下、80μm以上90μm以下、90μm以上100μm以下、100μm以上110μm以下、110μm以上120μm以下、120μm以上130μm以下、130μm以上140μm以下または140μm以上150μm以下であってもよい。厚さTSは、40μm以上130μm以下であることが好ましい。SiC半導体基板106の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
高濃度領域108は、SiC半導体層102の第1主面103側の領域に形成されている。低濃度領域109は、高濃度領域108に対してSiC半導体層102の第2主面104側の領域に形成されている。
高濃度領域108の厚さは、低濃度領域109の厚さ以下である。高濃度領域108の厚さは、より具体的には、低濃度領域109の厚さ未満である。高濃度領域108の厚さは、SiCエピタキシャル層107の総厚さの2分の1未満である。
アクティブ領域111は、平面視において、SiC半導体層102の側面105A〜105Dから内方領域に間隔を空けてSiC半導体層102の中央部に設定されている。アクティブ領域111は、平面視においてSiC半導体層102の側面105A〜105Dに平行な4辺を有する四角形状(この形態では長方形状)に設定されている。
SiC半導体層102の第1主面103の上には、主面絶縁層113が形成されている。主面絶縁層113は、第1実施形態に係る主面絶縁層10に対応している。主面絶縁層113は、アクティブ領域111および外側領域112を選択的に被覆している。主面絶縁層113は、酸化シリコン(SiO2)を含んでいてもよい。
主面絶縁層113の上には、第1主面電極層の1つとしての主面ゲート電極層115が形成されている。主面ゲート電極層115は、主面絶縁層113を貫通して、SiC半導体層102の任意の領域に電気的に接続されている。
ゲートパッド116は、平面視においてSiC半導体層102の側面105Aに沿って形成されている。ゲートパッド116は、平面視においてSiC半導体層102の側面105Aの中央領域に沿って形成されている。
ゲートフィンガー117,118は、外側ゲートフィンガー117および内側ゲートフィンガー118を含む。外側ゲートフィンガー117は、ゲートパッド116から引き出されており、アクティブ領域111の周縁に沿って帯状に延びている。
外側ゲートフィンガー117は、一対の開放端部119,120を有している。一対の開放端部119,120は、アクティブ領域111の内方領域を挟んでゲートパッド116と対向する領域に形成されている。一対の開放端部119,120は、この形態では、SiC半導体層102の側面105Cに沿って形成されている。
主面絶縁層113の上には、第1主面電極層の1つとしての主面ソース電極層121がさらに形成されている。主面ソース電極層121は、主面絶縁層113を貫通して、SiC半導体層102の任意の領域に電気的に接続されている。主面ソース電極層121は、この形態では、ソースパッド122、ソース引き回し配線123およびソース接続部124を含む。
そこで、SiC半導体装置101では、主面ソース電極層121の構造を利用して、外側領域112で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。
これにより、外側領域112で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、MISFETの制御の安定性を高めることができる。
主面絶縁層113の上には、パッシベーション層125(絶縁層)が形成されている。パッシベーション層125は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
パッシベーション層125の側面126A,126B,126C,126Dは、平面視においてSiC半導体層102の側面105A〜105Dから内方領域に間隔を空けて形成されている。パッシベーション層125は、平面視においてSiC半導体層102の周縁部を露出させている。パッシベーション層125は、主面絶縁層113を露出させている。
パッシベーション層125の上には、樹脂層129(絶縁層)が形成されている。パッシベーション層125および樹脂層129は、1つの絶縁積層構造(絶縁層)を形成している。図18では、樹脂層129がハッチングによって示されている。
樹脂層129は、主面ゲート電極層115および主面ソース電極層121を選択的に被覆している。樹脂層129の樹脂側面130A,130B,130C,130Dは、SiC半導体層102の側面105A〜105Dから内方領域に間隔を空けて形成されている。樹脂層129は、パッシベーション層125と共に主面絶縁層113を露出させている。樹脂層129の樹脂側面130A〜130Dは、この形態では、パッシベーション層125の側面126A〜126Dに面一に形成されている。
樹脂層129やパッシベーション層125からSiC半導体層102の周縁部を露出させることにより、樹脂層129やパッシベーション層125を物理的に切断する必要がなくなる。これにより、一枚のSiC半導体ウエハからSiC半導体装置101を円滑に切り出すことができる。また、SiC半導体層102の側面105A〜105Dからの絶縁距離を増加させることができる。
樹脂層129のゲートパッド開口131は、パッシベーション層125のゲートサブパッド開口127に連通している。ゲートパッド開口131の内壁は、ゲートサブパッド開口127の内壁の外側に位置していてもよい。ゲートパッド開口131の内壁は、ゲートサブパッド開口127の内壁の内側に位置していてもよい。樹脂層129は、ゲートサブパッド開口127の内壁を被覆していてもよい。
SiC半導体層102の第2主面104には、第2主面電極層としてのドレイン電極層133が接続されている。オフ時において主面ソース電極層121およびドレイン電極層133の間に印加可能な最大電圧は、1000V以上10000V以下であってもよい。
ドレイン電極層133は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層133は、SiC半導体層102の第2主面104からこの順に積層されたTi層、Ni層、Au層およびAg層を含む4層構造を有していてもよい。
SiC半導体層102の側面105A〜105Dには、第1形態例に係る複数の改質ライン22A〜22Dが形成されている。第3実施形態に係る改質ライン22A〜22Dの構造は、SiC半導体層2に代えてSiC半導体層102に形成されている点を除いて、第1実施形態に係る改質ライン22A〜22Dの構造と同様である。
SiC半導体層102の側面105A〜105Dおよび主面絶縁層113の絶縁側面114A〜114Dには、複数の境界改質ライン30A〜30Dが形成されている。第3実施形態に係る境界改質ライン30A〜30Dの構造は、SiC半導体層2および主面絶縁層10の境界領域に代えてSiC半導体層102および主面絶縁層113の境界領域に形成されている点を除いて、第1実施形態に係る境界改質ライン30A〜30Dの構造と同様である。
図20は、図19に示す領域XXの拡大図であって、SiC半導体層102の第1主面103の構造を説明するための図である。図21は、図20に示すXXI-XXI線に沿う断面図である。図22は、図20に示すXXII-XXII線に沿う断面図である。図23は、図21に示す領域XXIIIの拡大図である。図24は、図19に示すXXIV-XXIV線に沿う断面図である。図25は、図24に示す領域XXVの拡大図である。
ボディ領域141は、この形態では、SiC半導体層102の第1主面103においてアクティブ領域111を形成する領域の全域に形成されている。ボディ領域141のp型不純物濃度は、1.0×1017cm−3以上1.0×1019cm−3以下であってもよい。
各ゲートトレンチ142は、この形態では、アクティブ領域111において一方側(側面105B側)の周縁部から他方側(側面105D側)の周縁部に向けて延びている。複数のゲートトレンチ142は、平面視において全体としてストライプ状に形成されている。
各ゲートトレンチ142の長さは、0.5mm以上であってもよい。各ゲートトレンチ142の長さは、図22に示す断面において、各ゲートトレンチ142および外側ゲートフィンガー117の接続部分側の端部から、反対側の端部までの長さである。
各ゲートトレンチ142は、アクティブトレンチ部143およびコンタクトトレンチ部144を一体的に含む。アクティブトレンチ部143は、アクティブ領域111においてMISFETのチャネルに沿う部分である。
各ゲートトレンチ142の側壁は、法線方向Zに沿って延びていてもよい。各ゲートトレンチ142の側壁は、SiC半導体層102の第1主面103に対してほぼ垂直に形成されていてもよい。
各ゲートトレンチ142の底壁は、SiCエピタキシャル層107に位置している。各ゲートトレンチ142の底壁は、より具体的には、SiCエピタキシャル層107の高濃度領域108に位置している。
各ゲートトレンチ142の底壁は、SiC半導体層102の第1主面103に対して平行に形成されていてもよい。むろん、各ゲートトレンチ142の底壁は、SiC半導体層102の第2主面104に向かう凸湾曲状に形成されていてもよい。
各ゲートトレンチ142の第2方向Yに沿う幅は、0.1μm以上2μm以下であってもよい。各ゲートトレンチ142の幅は、0.1μm以上0.5μm以下、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下または1.5μm以上2μm以下であってもよい。
傾斜部147は、この形態では、SiC半導体層102の内方に向かう凹湾曲状に形成されている。傾斜部147は、各ゲートトレンチ142の内方に向かう凸湾曲状に形成されていてもよい。傾斜部147は、各ゲートトレンチ142の開口エッジ部146に対する電界集中を緩和する。
ゲート絶縁層148は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)または酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。
第1領域148aは、ゲートトレンチ142の側壁に沿って形成されている。第2領域148bは、ゲートトレンチ142の底壁に沿って形成されている。第3領域148cは、SiC半導体層102の第1主面103に沿って形成されている。ゲート絶縁層148の第3領域148cは、主面絶縁層113の一部を形成している。
第1領域148aの厚さTaは、0.01μm以上0.2μm以下であってもよい。第2領域148bの厚さTbは、0.05μm以上0.5μm以下であってもよい。第3領域148cの厚さTcは、0.05μm以上0.5μm以下であってもよい。
これにより、第3領域148cの消失に起因して、第1領域148aがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層149を、ゲート絶縁層148を挟んでSiC半導体層102(ボディ領域141)に適切に対向させることができる。
膨出部148dは、各ゲートトレンチ142の内方に向かって凸湾曲状に張り出している。膨出部148dは、各ゲートトレンチ142の開口エッジ部146において各ゲートトレンチ142の開口を狭めている。
ゲート電極層149は、ゲート絶縁層148を挟んで各ゲートトレンチ142に埋め込まれている。ゲート電極層149は、より具体的には、各ゲートトレンチ142においてゲート絶縁層148によって区画された凹状の空間に埋め込まれている。ゲート電極層149は、ゲート電圧によって制御される。
ゲート電極層149の断面積(各ゲートトレンチ142が延びる方向と直交する断面積)は、0.05μm2以上0.5μm2以下であってもよい。ゲート電極層149の断面積は、ゲート電極層149の深さおよびゲート電極層149の幅の積で定義される。
ゲート電極層149のp型不純物濃度は、ボディ領域141のp型不純物濃度以上である。ゲート電極層149のp型不純物濃度は、より具体的には、ボディ領域141のp型不純物濃度よりも大きい。
図20および図22を参照して、アクティブ領域111には、ゲート配線層150が形成されている。ゲート配線層150は、ゲートパッド116およびゲートフィンガー117,118に電気的に接続される。図22では、ゲート配線層150がハッチングによって示されている。
ゲート配線層150は、この形態では、外側ゲートフィンガー117に沿って形成されている。ゲート配線層150は、より具体的には、アクティブ領域111の内方領域を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。
複数のソーストレンチ155は、第1方向X(SiC単結晶のm軸方向)に沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ155は、平面視において全体としてストライプ状に形成されている。第2方向Yに関して、互いに隣り合うソーストレンチ155の中央部間のピッチは、1.5μm以上3μm以下であってもよい。
各ソーストレンチ155の側壁は、法線方向Zに沿って延びていてもよい。各ソーストレンチ155の側壁は、SiC半導体層102の第1主面103に対してほぼ垂直に形成されていてもよい。
各ソーストレンチ155の底壁は、SiCエピタキシャル層107に位置している。各ソーストレンチ155の底壁は、より具体的には、SiCエピタキシャル層107の高濃度領域108に位置している。各ソーストレンチ155の底壁は、さらに具体的には、各ゲートトレンチ142の底壁および低濃度領域109の間の領域に位置している。
各ソーストレンチ155の底壁は、SiC半導体層102の第1主面103に対して平行に形成されていてもよい。むろん、各ソーストレンチ155の底壁は、SiC半導体層102の第2主面104に向かう凸湾曲状に形成されていてもよい。
各ソーストレンチ155の底壁は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置している。むろん、各ソーストレンチ155の深さは、各ゲートトレンチ142の深さと等しくてもよい。
各ソーストレンチ155の第1方向幅は、各ゲートトレンチ142の第1方向幅とほぼ等しくてもよい。各ソーストレンチ155の第1方向幅は、各ゲートトレンチ142の第1方向幅以上であってもよい。各ソーストレンチ155の第1方向幅は、0.1μm以上2μm以下(たとえば0.5μm程度)であってもよい。
ソース絶縁層156は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)または酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。
第1領域156aは、各ソーストレンチ155の側壁に沿って形成されている。第2領域156bは、各ソーストレンチ155の底壁に沿って形成されている。第1領域156aの厚さTsaは、第2領域156bの厚さTsbよりも小さい。
第1領域156aの厚さTsaは、ゲート絶縁層148の第1領域156aの厚さTaとほぼ等しくてもよい。第2領域156bの厚さTsbは、ゲート絶縁層148の第2領域156bの厚さTbとほぼ等しくてもよい。むろん、一様な厚さを有するソース絶縁層156が形成されていてもよい。
ソース電極層157は、各ソーストレンチ155の開口側に位置する上端部を有している。ソース電極層157の上端部は、SiC半導体層102の第1主面103よりも下方に形成されている。ソース電極層157の上端部は、SiC半導体層102の第1主面103よりも上方に位置していてもよい。
ソース電極層157の上端部は、ソース絶縁層156の上端部よりも上方に突出していてもよい。ソース電極層157の上端部は、ソース絶縁層156の上端部よりも下方に位置していてもよい。ソース電極層157の厚さは、0.5μm以上10μm以下(たとえば1μm程度)であってもよい。
ソース電極層157のp型不純物濃度は、ボディ領域141のp型不純物濃度以上である。ソース電極層157のp型不純物濃度は、より具体的には、ボディ領域141のp型不純物濃度よりも大きい。ソース電極層157のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)またはガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。
ソース電極層157のp型不純物濃度は、ゲート電極層149のp型不純物濃度とほぼ等しくてもよい。ソース電極層157のシート抵抗は、ゲート電極層149のシート抵抗とほぼ等しくてもよい。
このように、SiC半導体装置101は、複数のトレンチゲート構造161および複数のトレンチソース構造162を有している。各トレンチゲート構造161は、ゲートトレンチ142、ゲート絶縁層148、ゲート電極層149を含む。各トレンチソース構造162は、ソーストレンチ155、ソース絶縁層156およびソース電極層157を含む。
ソース領域163は、各ゲートトレンチ142の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のソース領域163は、第1方向Xに沿って延びる帯状にそれぞれ形成されている。
このように、SiC半導体層102の第1主面103の表層部においてゲートトレンチ142の側壁に沿う領域には、SiC半導体層102の第1主面103から第2主面104に向けてソース領域163、ボディ領域141およびドリフト領域135がこの順に形成されている。
アクティブ領域111においてSiC半導体層102の第1主面103の表層部には、複数のp+型のコンタクト領域164が形成されている。各コンタクト領域164は、平面視において互いに隣り合う2つのゲートトレンチ142の間の領域に形成されている。各コンタクト領域164は、各ソース領域163に対してゲートトレンチ142とは反対側の領域に形成されている。
各コンタクト領域164のp型不純物濃度は、ボディ領域141のp型不純物濃度よりも大きい。各コンタクト領域164のp型不純物濃度は、1.0×1018cm−3以上1.0×1021cm−3以下であってもよい。各コンタクト領域164のp型不純物は、アルミニウム(Al)であってもよい。
第1表層領域164aは、ボディ領域141の表層部において、ソーストレンチ155の一方側の側壁を被覆している。第1表層領域164aは、ボディ領域141およびソース領域163に電気的に接続されている。
第1表層領域164aの底部は、この形態では、ボディ領域141の底部およびソース領域163の底部の間の領域に位置している。第1表層領域164aの底部は、SiC半導体層102の第1主面103およびボディ領域141の底部の間の領域に位置していてもよい。
第2表層領域164bは、ソース領域163の底部に対してSiC半導体層102の第1主面103側の領域に位置している。第2表層領域164bは、この形態では、SiC半導体層102の第1主面103に対して平行に延びる底部を有している。
第2表層領域164bは、この形態では、ソーストレンチ155の他方側の側壁から隣り合うゲートトレンチ142に向けて引き出されている。第2表層領域164bは、ソーストレンチ155およびゲートトレンチ142の間の中間領域まで延びていてもよい。第2表層領域164bは、ゲートトレンチ142からソーストレンチ155側に間隔を空けて形成されている。
SiC半導体層102の第1主面103の表層部には、複数のディープウェル領域165が形成されている。各ディープウェル領域165は、アクティブ領域111においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
各ディープウェル領域165は、各コンタクト領域164を被覆するように、各ソーストレンチ155の内壁に沿って形成されている。各ディープウェル領域165は、各コンタクト領域164に電気的に接続されている。
各ディープウェル領域165は、各ソーストレンチ155の側壁および底壁を接続する角部を被覆している。各ディープウェル領域165は、各ソーストレンチ155の側壁から角部を介して各ソーストレンチ155の底壁を被覆している。各ディープウェル領域165は、各ソーストレンチ155の側壁においてボディ領域141に連なっている。
各ディープウェル領域165のp型不純物濃度は、ボディ領域141のp型不純物濃度とほぼ等しくてもよい。各ディープウェル領域165のp型不純物濃度は、ボディ領域141のp型不純物濃度を超えていてもよい。各ディープウェル領域165のp型不純物濃度は、ボディ領域141のp型不純物濃度未満であってもよい。
図20および図22を参照して、アクティブ領域111の周縁部には、p型の周縁ディープウェル領域166が形成されている。周縁ディープウェル領域166は、SiCエピタキシャル層107に形成されている。周縁ディープウェル領域166は、より具体的には、SiCエピタキシャル層107の高濃度領域108に形成されている。
周縁ディープウェル領域166は、より具体的には、アクティブ領域111の周縁部において、各ゲートトレンチ142のコンタクトトレンチ部144の内壁に沿う領域に形成されている。
周縁ディープウェル領域166は、各コンタクトトレンチ部144の側壁から角部を介して各コンタクトトレンチ部144の底壁を被覆している。各ディープウェル領域165は、各コンタクトトレンチ部144の側壁においてボディ領域141に連なっている。周縁ディープウェル領域166の底部は、各コンタクトトレンチ部144の底壁に対してSiC半導体層102の第2主面104側に位置している。
周縁ディープウェル領域166は、各コンタクトトレンチ部144から各アクティブトレンチ部143に引き出された引き出し部166aを含む。引き出し部166aは、SiCエピタキシャル層107の高濃度領域108に形成されている。引き出し部166aは、各アクティブトレンチ部143の側壁に沿って延び、角部を通ってアクティブトレンチ部143の底壁を被覆している。
引き出し部166aは、各アクティブトレンチ部143の側壁から角部を介して各アクティブトレンチ部143の底壁を被覆している。引き出し部166aは、各アクティブトレンチ部143の側壁においてボディ領域141に連なっている。引き出し部166aの底部は、各アクティブトレンチ部143の底壁に対してSiC半導体層102の第2主面104側に位置している。
周縁ディープウェル領域166のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域166のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度を超えていてもよい。周縁ディープウェル領域166のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度未満であってもよい。
これにより、トレンチゲート型のMISFETにおいて、SiC半導体層102内における電界を緩和できる。したがって、互いに隣り合う複数のディープウェル領域165の間のピッチを狭めることは、電界集中を緩和する上で有効である。
各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離にバラツキが生じるのを抑制できる。
この形態では、互いに隣り合う複数のディープウェル領域165の間の領域に、SiCエピタキシャル層107の高濃度領域108が介在している。これにより、互いに隣り合う複数のディープウェル領域165の間の領域において、JFET(Junction Field Effect Transistor)抵抗を低減できる。
低抵抗電極層167は、ゲート電極層149のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層167のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。
低抵抗電極層167の接続部167aは、SiC半導体層102の第1主面103よりも上方に位置する部分を含んでいてもよい。低抵抗電極層167の接続部167aは、SiC半導体層102の第1主面103よりも下方に位置する部分を含んでいてもよい。
低抵抗電極層167の非接続部167bの全体がSiC半導体層102の第1主面103よりも上方に位置していてもよい。低抵抗電極層167の非接続部167bの全体がSiC半導体層102の第1主面103よりも下方に位置していてもよい。
たとえば、低抵抗電極層167の非接続部167bの中央部がSiC半導体層102の第1主面103よりも下方に位置し、低抵抗電極層167の非接続部167bの周縁部がSiC半導体層102の第1主面103よりも上方に位置していてもよい。
低抵抗電極層167の縁部167cは、ゲート絶縁層148の第3領域148cに接している。低抵抗電極層167の縁部167cは、より具体的には、ゲート絶縁層148の膨出部148dに接している。
したがって、低抵抗電極層167の縁部167cは、ゲート絶縁層148を挟んでソース領域163に対向している。低抵抗電極層167の縁部167cは、ゲート絶縁層148を挟んでボディ領域141とは対向していない。
特に、低抵抗電極層167の縁部167cを、比較的厚いゲート絶縁層148の第3領域148c(ゲート絶縁層148の角部)に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
各ゲートトレンチ142内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層167を流れ、ゲート電極層149の全体に伝達される。これにより、ゲート電極層149の全体(アクティブ領域111の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
また、セル構造の微細化が進むと、ゲート電極層149の幅、深さ、断面積等が小さくなるため、各ゲートトレンチ142内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。
図22を参照して、低抵抗電極層167は、この形態では、ゲート配線層150の上端部も被覆している。低抵抗電極層167においてゲート配線層150の上端部を被覆する部分は、低抵抗電極層167においてゲート電極層149の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層167は、ゲート電極層149の全域およびゲート配線層150の全域を被覆している。
これにより、ゲート配線層150を介してゲート電極層149の全体(アクティブ領域111の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
低抵抗電極層167は、ポリサイド層を含む。ポリサイド層は、ゲート電極層149の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層149(p型ポリシリコン)に添加されたp型不純物を含むp型ポリサイド層からなる。ポリサイド層は、10μΩ・cm以上110μΩ・cm以下の比抵抗を有していることが好ましい。
ゲートトレンチ142内のシート抵抗は、低抵抗電極層167のシート抵抗に近似される。つまり、ゲートトレンチ142内のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。ゲートトレンチ142内のシート抵抗は、10Ω/□未満であることが好ましい。
SiC半導体層102の第1主面103において、ソース電極層157の上端部に沿う領域には、各ソーストレンチ155に連通するソースサブトレンチ168が形成されている。ソースサブトレンチ168は、各ソーストレンチ155の側壁の一部を形成している。
ソースサブトレンチ168は、ソース絶縁層156の一部を掘り下げることによって形成されている。ソースサブトレンチ168は、より具体的には、SiC半導体層102の第1主面103からソース絶縁層156の上端部およびソース電極層157の上端部を掘り下げることによって形成されている。
ソースサブトレンチ168は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ソースサブトレンチ168の底壁は、SiC半導体層102の第2主面104に向かう凸湾曲状に形成されていてもよい。
ソースサブトレンチ168の底壁からは、少なくともソース絶縁層156の第1領域156aが露出している。ソース絶縁層156において第1領域156aの上端部は、SiC半導体層102の第1主面103よりも下方に位置している。
図24および図25を参照して、アクティブ領域111は、SiC半導体層102の第1主面103の一部を形成するアクティブ主面171を有している。外側領域112は、SiC半導体層102の第1主面103の一部を形成する外側主面172を有している。外側主面172は、この形態では、SiC半導体層102の側面105A〜105Dに接続されている。
外側主面172は、アクティブ主面171に対してSiC半導体層102の第2主面104側に位置している。外側領域112は、この形態では、SiC半導体層102の第1主面103を第2主面104側に掘り下げることによって形成されている。したがって、外側主面172は、アクティブ主面171に対してSiC半導体層102の第2主面104側に窪んだ領域に形成されている。
外側主面172およびSiC半導体層102の第2主面104の間の距離は、各ソーストレンチ155の底壁およびSiC半導体層102の第2主面104の間の距離とほぼ等しくてもよい。
SiCエピタキシャル層107は、外側主面172から露出している。より具体的には、SiCエピタキシャル層107の高濃度領域108が、外側領域112の外側主面172から露出している。外側主面172は、SiCエピタキシャル層107の高濃度領域108を挟んでSiCエピタキシャル層107の低濃度領域109と対向している。
アクティブ台地173は、アクティブ主面171および外側主面172を接続するアクティブ側壁174を含む。アクティブ側壁174は、アクティブ領域111および外側領域112の間の境界領域を区画している。SiC半導体層102の第1主面103は、アクティブ主面171、外側主面172およびアクティブ側壁174によって形成されている。
アクティブ側壁174は、アクティブ主面171から外側主面172に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁174の傾斜角度は、SiC半導体層102内においてアクティブ側壁174がアクティブ主面171との間で形成する角度である。
アクティブ側壁174においてアクティブ主面171側の領域からは、少なくともボディ領域141が露出している。図24および図25では、アクティブ側壁174からボディ領域141およびソース領域163が露出している形態例が示されている。
ダイオード領域181は、外側領域112においてアクティブ側壁174およびSiC半導体層102の側面105A〜105Dの間の領域に形成されている。ダイオード領域181は、アクティブ側壁174および側面105A〜105Dから間隔を空けて形成されている。
ダイオード領域181は、平面視においてソース引き回し配線123と重なっている。ダイオード領域181は、ソース引き回し配線123に電気的に接続されている。ダイオード領域181は、アバランシェ電流吸収構造の一部を形成している。
ダイオード領域181は、さらに具体的には、SiCエピタキシャル層107の高濃度領域108内に位置している。したがって、ダイオード領域181は、高濃度領域108との間でpn接合部を形成する。これにより、ダイオード領域181をアノードとし、SiC半導体層102をカソードとするpn接合ダイオードDpnが形成されている。
ダイオード領域181の底部は、コンタクト領域164の底部とほぼ等しい深さ位置に形成されていてもよい。ダイオード領域181の底部は、コンタクト領域164の底部とほぼ同一平面上に位置していてもよい。
外側ディープウェル領域182は、平面視においてアクティブ側壁174およびダイオード領域181の間の領域に形成されている。外側ディープウェル領域182は、この形態では、アクティブ側壁174からダイオード領域181側に向けて間隔を空けて形成されている。外側ディープウェル領域182は、外側領域112においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
外側ディープウェル領域182は、ダイオード領域181を介してソース引き回し配線123に電気的に接続されている。外側ディープウェル領域182は、pn接合ダイオードDpnの一部を形成していてもよい。外側ディープウェル領域182は、アバランシェ電流吸収構造の一部を形成していてもよい。
外側ディープウェル領域182の底部は、ダイオード領域181の底部に対してSiC半導体層102の第2主面104側に位置している。外側ディープウェル領域182の底部は、各ディープウェル領域165の底部とほぼ等しい深さ位置に形成されていてもよい。外側ディープウェル領域182の底部は、各ディープウェル領域165の底部とほぼ同一平面上に位置していてもよい。
外側ディープウェル領域182の底部およびSiC半導体層102の第2主面104の間の距離は、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離とほぼ等しくてもよい。
よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、外側ディープウェル領域182の形態および各ディープウェル領域165の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
外側ディープウェル領域182の内周縁は、アクティブ領域111および外側領域112の境界領域近傍まで延びていてもよい。外側ディープウェル領域182は、アクティブ領域111および外側領域112の境界領域を横切っていてもよい。
外側ディープウェル領域182の外周縁は、この形態では、SiC半導体層102の第2主面104側からダイオード領域181を被覆している。外側ディープウェル領域182は、平面視においてソース引き回し配線123と重なっていてもよい。外側ディープウェル領域182の外周縁は、ダイオード領域181からアクティブ側壁174側に間隔を空けて形成されていてもよい。
外側ディープウェル領域182のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度とほぼ等しくてもよい。外側ディープウェル領域182のp型不純物濃度は、ボディ領域141のp型不純物濃度とほぼ等しくてもよい。
外側ディープウェル領域182のp型不純物濃度は、コンタクト領域164のp型不純物濃度以下であってもよい。外側ディープウェル領域182のp型不純物濃度は、コンタクト領域164のp型不純物濃度未満であってもよい。外側ディープウェル領域182のp型不純物濃度は、1.0×1017cm−3以上1.0×1019cm−3以下であってもよい。
フィールドリミット構造183は、1個または複数(たとえば2個以上20個以下)のフィールドリミット領域184を含む。フィールドリミット構造183は、この形態では、複数(5個)のフィールドリミット領域184A,184B,184C,184D,184Eを有するフィールドリミット領域群を含む。
フィールドリミット領域184A〜184Eは、より具体的には、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)にそれぞれ形成されている。フィールドリミット領域184A〜184Eは、それぞれ、FLR(Field Limiting Ring)領域とも称される。
フィールドリミット領域184A〜184Eのうち最内側のフィールドリミット領域184Aは、この形態では、SiC半導体層102の第2主面104側からダイオード領域181を被覆している。フィールドリミット領域184Aは、平面視において前述のソース引き回し配線123と重なっていてもよい。
フィールドリミット領域184A〜184Eの全体は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置している。フィールドリミット領域184A〜184Eの底部は、各ソーストレンチ155の底壁に対してSiC半導体層102の第2主面104側に位置している。
フィールドリミット領域184A〜184Eの底部は、各ディープウェル領域165(外側ディープウェル領域182)の底部に対して外側主面172側に位置していてもよい。フィールドリミット領域184A〜184Eの底部は、各ディープウェル領域165(外側ディープウェル領域182)の底部に対してSiC半導体層102の第2主面104側に位置していてもよい。
フィールドリミット領域184A〜184Eのp型不純物濃度は、ダイオード領域181のp型不純物濃度以下であってもよい。フィールドリミット領域184A〜184Eのp型不純物濃度は、ダイオード領域181のp型不純物濃度よりも小さくてもよい。
フィールドリミット領域184A〜184Eのp型不純物濃度は、外側ディープウェル領域182のp型不純物濃度以上であってもよい。フィールドリミット領域184A〜184Eのp型不純物濃度は、外側ディープウェル領域182のp型不純物濃度よりも大きくてもよい。
フィールドリミット構造183は、外側領域112において電界集中を緩和する。フィールドリミット領域184の個数、幅、深さ、p型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
しかし、フィールドリミット構造183は、ダイオード領域181およびSiC半導体層102の側面105A〜105Dの間の領域に代えて、平面視においてアクティブ側壁174およびダイオード領域181の間の領域に形成された1つまたは複数のフィールドリミット領域184を含んでいてもよい。
外側絶縁層191は、外側領域112においてダイオード領域181、外側ディープウェル領域182およびフィールドリミット構造183を選択的に被覆している。外側絶縁層191は、アクティブ側壁174および外側主面172に沿って膜状に形成されている。外側絶縁層191は、アクティブ主面171の上において、ゲート絶縁層148に連なっている。外側絶縁層191は、より具体的には、ゲート絶縁層148の第3領域148cに連なっている。
外側絶縁層191は、第1領域191aおよび第2領域191bを含む。外側絶縁層191の第1領域191aは、アクティブ側壁174を被覆している。外側絶縁層191の第2領域191bは、外側主面172を被覆している。
外側絶縁層191の第1領域191aの厚さは、ゲート絶縁層148の第1領域191aの厚さとほぼ等しくてもよい。外側絶縁層191の第2領域191bの厚さは、ゲート絶縁層148の第3領域148cの厚さとほぼ等しくてもよい。むろん、一様な厚さを有する外側絶縁層191が形成されていてもよい。
また、サイドウォール192は、アクティブ主面171および外側主面172の間に形成された段差を緩和する段差緩和構造を形成する。アクティブ領域111および外側領域112の間の境界領域を被覆する上層構造(被覆層)が形成される場合、上層構造は、サイドウォール192を被覆する。サイドウォール192は、上層構造の平坦性を高める。
サイドウォール192の傾斜部193は、SiC半導体層102側に向かう凹湾曲状に形成されていてもよい。サイドウォール192の傾斜部193は、SiC半導体層102とは反対側に向かう凸湾曲状に形成されていてもよい。
サイドウォール192の傾斜部193は、アクティブ主面171から外側主面172に向かう下り階段状に形成されていてもよい。つまり、サイドウォール192の傾斜部193は、外側主面172側に向かって窪んだ1つまたは複数の段部を有していてもよい。複数の段部は、サイドウォール192の傾斜部193の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール192の傾斜部193は、サイドウォール192の内側に向かって窪んだ複数の窪みを含んでいてもよい。複数の窪みは、サイドウォール192の傾斜部193の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール192は、p型不純物が添加されたp型ポリシリコンを含むことが好ましい。この場合、ゲート電極層149やソース電極層157と同時に、サイドウォール192を形成できる。
サイドウォール192のp型不純物濃度は、ゲート電極層149のp型不純物濃度とほぼ等しくてもよい。サイドウォール192のシート抵抗は、ゲート電極層149のシート抵抗とほぼ等しくてもよい。
サイドウォール192は、絶縁材料を含んでいてもよい。この場合、サイドウォール192によって外側領域112に対するアクティブ領域111の絶縁性を高めることができる。
層間絶縁層201は、アクティブ主面171および外側主面172に沿って膜状に形成されている。層間絶縁層201は、アクティブ領域111においてトレンチゲート構造161、ゲート配線層150およびトレンチソース構造162を選択的に被覆している。層間絶縁層201は、外側領域112においてダイオード領域181、外側ディープウェル領域182およびフィールドリミット構造183を選択的に被覆している。
層間絶縁層201は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層201は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。
層間絶縁層201には、ゲートコンタクト孔202、ソースコンタクト孔203およびダイオードコンタクト孔204が形成されている。また、層間絶縁層201には、アンカー孔205が形成されている。
ソースコンタクト孔203は、アクティブ領域111において、ソース領域163、コンタクト領域164およびトレンチソース構造162を露出させている。ソースコンタクト孔203は、トレンチソース構造162等に沿う帯状に形成されていてもよい。ソースコンタクト孔203の開口エッジ部は、ソースコンタクト孔203内に向かう凸湾曲状に形成されている。
ダイオードコンタクト孔204は、外側ディープウェル領域182および/またはフィールドリミット構造183を露出させていてもよい。ダイオードコンタクト孔204の開口エッジ部は、ダイオードコンタクト孔204内に向かう凸湾曲状に形成されている。
図19を参照して、アンカー孔205は、平面視においてアクティブ領域111に沿って帯状に延びている。アンカー孔205は、この形態では、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に形成されている。
層間絶縁層201の上には、主面ゲート電極層115および主面ソース電極層121が形成されている。主面ゲート電極層115および主面ソース電極層121は、それぞれ、SiC半導体層102の第1主面103側からこの順に積層されたバリア電極層206および主電極層207を含む積層構造を有している。
主電極層207の厚さは、バリア電極層206の厚さよりも大きい。主電極層207は、バリア電極層206の抵抗値よりも小さい抵抗値を有する導電材料を含む。主電極層207は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1つを含んでいてもよい。
主面ゲート電極層115のうちの外側ゲートフィンガー117は、層間絶縁層201の上からゲートコンタクト孔202に入り込んでいる。外側ゲートフィンガー117は、ゲートコンタクト孔202内において、ゲート配線層150に電気的に接続されている。これにより、ゲートパッド116からの電気信号は、外側ゲートフィンガー117を介してゲート電極層149に伝達される。
主面ソース電極層121のうちのソース引き回し配線123は、層間絶縁層201の上からダイオードコンタクト孔204に入り込んでいる。ソース引き回し配線123は、ダイオードコンタクト孔204内において、ダイオード領域181に電気的に接続されている。
層間絶縁層201の上には、前述のパッシベーション層125が形成されている。パッシベーション層125は、層間絶縁層201に沿って膜状に形成されている。パッシベーション層125は、層間絶縁層201を介して、アクティブ領域111および外側領域112を選択的に被覆している。
図24を参照して、パッシベーション層125は、外側領域112において、層間絶縁層201の上からアンカー孔205に入り込んでいる。パッシベーション層125は、アンカー孔205内において、SiC半導体層102の第1主面103(外側主面172)に接続されている。パッシベーション層125の外面においてアンカー孔205の上に位置する領域には、アンカー孔205に倣って窪んだリセス211が形成されている。
樹脂層129は、アクティブ領域111からサイドウォール192を横切って外側領域112に引き出されている。樹脂層129は、サイドウォール192を被覆する上層構造の一部を形成している。
アンカー構造は、外側領域112においてSiC半導体層102の第1主面103に形成された凹凸構造(Uneven Structure)を含む。凹凸構造(アンカー構造)は、より具体的には、外側主面172を被覆する層間絶縁層201を利用して形成された凹凸を含む。さらに具体的には、凹凸構造(アンカー構造)は、層間絶縁層201に形成されたアンカー孔205を含む。
以上、SiC半導体装置101によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。また、SiC半導体装置101によれば、SiC半導体層102およびディープウェル領域165の間の境界領域(pn接合部)から、ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側の領域に向けて空乏層を拡げることができる。
また、SiC半導体装置101によれば、SiC半導体層102において空乏層が占める領域を増加させることができるから、帰還容量Crssを反比例的に低減できる。帰還容量Crssは、ゲート電極層149およびドレイン電極層133の間の静電容量である。
よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、ディープウェル領域165の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
つまり、外側領域112で生じたアバランシェ電流を、ダイオード領域181および主面ソース電極層121によって吸収できる。その結果、MISFETの動作の安定性を高めることができる。
特に、SiC半導体装置101によれば、外側ディープウェル領域182は、ディープウェル領域165とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域182の底部は、ディープウェル領域165の底部とほぼ同一平面上に位置している。
これにより、外側ディープウェル領域182の底部およびSiC半導体層102の第2主面104の間の距離と、ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離との間で、バラツキが生じるのを抑制できる。
特に、SiC半導体装置101では、外側領域112をアクティブ領域111に対してSiC半導体層102の第2主面104側の領域に形成している。これにより、外側ディープウェル領域182の底部の位置を、適切に、ディープウェル領域165の底部の位置に近づけることができる。
しかも、SiC半導体装置101では、外側領域112の外側主面172が、ソーストレンチ155の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ155の底壁および外側領域112の外側主面172に対してp型不純物を導入する場合には、ディープウェル領域165および外側ディープウェル領域182をほぼ等しい深さ位置に形成できる。
また、SiC半導体装置101によれば、外側領域112にフィールドリミット構造183が形成されている。これにより、外側領域112において、フィールドリミット構造183による電界緩和効果を得ることができる。よって、SiC半導体層102の破壊耐量を適切に向上できる。
アクティブ主面171および外側主面172の間の領域には、アクティブ主面171および外側主面172の間の段差を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール192を含む。
凹凸構造(アンカー構造)は、より具体的には、外側領域112においてSiC半導体層102の第1主面103に形成された層間絶縁層201を利用して形成された凹凸を含む。さらに具体的には、凹凸構造(アンカー構造)は、層間絶縁層201に形成されたアンカー孔205を含む。
また、SiC半導体装置101によれば、ゲートトレンチ142にゲート絶縁層148を挟んでゲート電極層149が埋め込まれたトレンチゲート構造161が形成されている。このトレンチゲート構造161では、ゲート電極層149が、ゲートトレンチ142という限られたスペースにおいて低抵抗電極層167によって被覆されている。このような構造によれば、図26を用いて説明される効果を奏することができる。
第1棒グラフBL1は、n型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗を表している。第2棒グラフBL2は、p型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗を表している。
第1棒グラフBL1を参照して、n型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗は、10Ω/□であった。第2棒グラフBL2を参照して、p型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗は、200Ω/□であった。第3棒グラフBL3を参照して、ゲート電極層149(p型ポリシリコン)および低抵抗電極層167が埋め込まれたゲートトレンチ142内のシート抵抗は、2Ω/□であった。
しかし、p型ポリシリコンは、n型ポリシリコンのシート抵抗よりも数十倍(ここでは20倍)高いシート抵抗を有している。そのため、ゲート電極層149の材料としてp型ポリシリコンを採用した場合、ゲートトレンチ142内の寄生抵抗(以下、単に「ゲート抵抗」という。)の増加に伴ってエネルギ損失が著しく増大する。
低抵抗電極層167は、TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2またはWSi2のうちの少なくとも1種を含むことができる。とりわけ、これらの種のうちのNiSi、CoSi2およびTiSi2は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層167を形成するポリサイド層として適している。
特に、ゲート電極層149およびゲート配線層150が低抵抗電極層167によって被覆されている構造では、トレンチゲート構造161に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
図27および図28を参照して、SiC半導体装置221は、アクティブ領域111においてSiC半導体層102の第1主面103に形成された外側ゲートトレンチ222を含む。外側ゲートトレンチ222は、アクティブ領域111の周縁部に沿って帯状に延びる。
外側ゲートトレンチ222は、より具体的には、アクティブ領域111の内方領域を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。外側ゲートトレンチ222は、アクティブ領域111の内方領域を取り囲む無端状(たとえば四角環状)に形成されていてもよい。
外側ゲートトレンチ222には、ゲート配線層150が埋め込まれている。ゲート配線層150は、ゲートトレンチ142および外側ゲートトレンチ222の連通部においてゲート電極層149に接続されている。
以上、SiC半導体装置221によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。また、SiC半導体装置221によれば、ゲート配線層150をSiC半導体層102の第1主面103の上に引き出す必要がない。
図29は、図23に対応する領域の拡大図であって、本発明の第5実施形態に係るSiC半導体装置231を示す拡大図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
濃度勾配領域232は、SiCエピタキシャル層107において、アクティブ領域111に加えて外側領域112にも形成されている。濃度勾配領域232は、SiCエピタキシャル層107の全域に形成されている。
濃度勾配領域232の厚さは、0.5μm以上2.0μm以下であってもよい。濃度勾配領域232の厚さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下または1.5μm以上2.0μm以下であってもよい。
つまり、前述のゲートトレンチ142、ソーストレンチ155、ディープウェル領域165、外側ディープウェル領域182等は、SiC半導体層102において高濃度領域108および濃度勾配領域232の境界領域に対して第1主面103側の領域に形成されている。
図30は、図20に対応する領域の拡大図であって、本発明の第6実施形態に係るSiC半導体装置241を示す拡大図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
各第1ゲートトレンチ242において長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各第1ゲートトレンチ242において短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
各第2ゲートトレンチ243において長辺を形成する側壁は、SiC単結晶のm面によって形成されている。各第2ゲートトレンチ243において短辺を形成する側壁は、SiC単結晶のa面によって形成されている。
複数のセル領域244は、平面視において第1方向Xおよび第2方向Yに間隔を空けて行列状に配列されている。複数のセル領域244は、平面視において四角形状に形成されている。各セル領域244においてボディ領域141は、ゲートトレンチ142の側壁から露出している。ボディ領域141は、ゲートトレンチ142においてSiC単結晶のm面およびa面によって形成された側壁から露出している。
各ソーストレンチ155は、平面視において各セル領域244の中央部に形成されている。各ソーストレンチ155は、各セル領域244を第1方向Xに沿って切断したときに現れる切断面に1つ現れるパターンで形成されている。また、各ソーストレンチ155は、各セル領域244を第2方向Yに沿って切断したときに現れる切断面に1つ現れるパターンで形成されている。
各ソーストレンチ155の平面形状は任意である。各ソーストレンチ155は、平面視において三角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
以上、SiC半導体装置241によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。
図31は、本発明の第7実施形態に係るSiC半導体装置251を示す斜視図であって、第1形態例に係る改質ライン22A〜22Dが適用された構造を示す斜視図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
以上、SiC半導体装置251によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することできる。
前述の各実施形態では、SiC半導体層2,102の側面5A,105Aおよび側面5C,105CがSiC単結晶のa面に面し、側面5B,105Bおよび側面5D,105DがSiC単結晶のm面に面する形態について説明した。しかし、側面5A,105Aおよび側面5C,105CがSiC単結晶のm面に面し、側面5B,105Bおよび側面5D,105DがSiC単結晶のa面に面する形態が採用されてもよい。
しかし、SiC単結晶のa軸方向([11−20])に沿って延びる複数のゲートトレンチ142(第1ゲートトレンチ242)が形成されてもよい。この場合、SiC単結晶のa軸方向([11−20])に沿って延びる複数のソーストレンチ155が形成される。
前述の第3〜第7実施形態では、ソース絶縁層156がソーストレンチ155の側壁および底壁に沿って形成された例について説明した。
また、ソース絶縁層156は、ソーストレンチ155の側壁を露出させるように、ソーストレンチ155の底壁に沿って形成されていてもよい。ソース絶縁層156は、ソーストレンチ155の側壁の一部を露出させるように、ソーストレンチ155の側壁および底壁に沿って形成されていてもよい。
前述の第3〜第7実施形態において、n+型のSiC半導体基板106に代えてp+型のSiC半導体基板(106)が採用されてもよい。この構造によれば、MISFETに代えて、IGBT(Insulated Gate Bipolar Transistor)を提供できる。この場合、前述の第3〜第7実施形態において、MISFETの「ソース」がIGBTの「エミッタ」に読み替えられ、MISFETの「ドレイン」がIGBTの「コレクタ」に読み替えられる。
前述の各実施形態は、SiCとは異なる半導体材料を用いた半導体装置にも適用できる。SiCとは異なる半導体材料は、化合物半導体材料であってもよい。化合物半導体材料は、窒化ガリウム(GaN)および酸化ガリウム(Ga2O3)のいずれか一方または双方であってもよい。
[A1]SiC単結晶を含み、一方側の第1主面、他方側の第2主面、ならびに、前記第1主面および前記第2主面を接続する側面を有するSiC半導体層と、絶縁材料を含み、前記SiC半導体層の前記第1主面を被覆し、前記SiC半導体層の前記側面に連なる絶縁側面を有する絶縁層と、前記SiC半導体層の前記側面および前記絶縁層の前記絶縁側面を固着させる固着層と、を含む、SiC半導体装置。
[A2]前記固着層は、前記SiC半導体層の前記側面および前記絶縁層の前記絶縁側面を溶接させる溶接層を含む、A1に記載のSiC半導体装置。
[A3]前記固着層は、前記SiC半導体層の前記第1主面の接線方向に沿って帯状に延びている、A1またはA2に記載のSiC半導体装置。
[A5]前記SiC半導体層は、SiC半導体基板およびSiCエピタキシャル層を含み、前記SiCエピタキシャル層によって前記第1主面が形成された積層構造を有しており、前記絶縁層は、前記SiCエピタキシャル層の上に形成されており、前記固着層は、前記SiCエピタキシャル層および前記絶縁層に跨って形成されている、A1〜A4のいずれか1つに記載のSiC半導体装置。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 SiC半導体層
3 SiC半導体層の第1主面
4 SiC半導体層の第2主面
5A SiC半導体層の側面
5B SiC半導体層の側面
5C SiC半導体層の側面
5D SiC半導体層の側面
6 SiC半導体基板
7 SiCエピタキシャル層
10 主面絶縁層
11A 主面絶縁層の絶縁側面
11B 主面絶縁層の絶縁側面
11C 主面絶縁層の絶縁側面
11D 主面絶縁層の絶縁側面
13 パッシベーション層
16 樹脂層
22A 改質ライン
22B 改質ライン
22C 改質ライン
22D 改質ライン
30A 境界改質ライン
30B 境界改質ライン
30C 境界改質ライン
30D 境界改質ライン
31 境界改質ラインの第1領域
32 境界改質ラインの第2領域
33 a面境界改質部(境界改質部)
34 m面境界改質部(境界改質部)
91 SiC半導体装置
101 SiC半導体装置
102 SiC半導体層
103 SiC半導体層の第1主面
104 SiC半導体層の第2主面
105A SiC半導体層の側面
105B SiC半導体層の側面
105C SiC半導体層の側面
105D SiC半導体層の側面
106 SiC半導体基板
107 SiCエピタキシャル層
113 主面絶縁層
114A 主面絶縁層の絶縁側面
114B 主面絶縁層の絶縁側面
114C 主面絶縁層の絶縁側面
114D 主面絶縁層の絶縁側面
125 パッシベーション層
129 樹脂層
θ オフ角
Z 法線方向
X 第1方向(接線方向)
Y 第2方向(接線方向)
Claims (27)
- SiC単結晶を含み、素子形成面としての第1主面、前記第1主面の反対側の第2主面ならびに前記第1主面および前記第2主面を接続する側面を有するSiC半導体層と、
絶縁材料を含み、前記SiC半導体層の前記第1主面を被覆し、前記SiC半導体層の前記側面に連なる絶縁側面を有する主面絶縁層と、
前記SiC単結晶とは異なる性質に改質された第1領域、および、前記絶縁材料とは異なる性質に改質された第2領域を含み、前記SiC半導体層の前記側面および前記主面絶縁層の前記絶縁側面に跨って形成された境界改質層と、を含む、SiC半導体装置。 - 前記境界改質層は、前記SiC半導体層の前記側面および前記主面絶縁層の前記絶縁側面に固着している、請求項1に記載のSiC半導体装置。
- 前記境界改質層は、前記SiC半導体層の前記第1主面の接線方向に沿って帯状に延びている、請求項1または2に記載のSiC半導体装置。
- 前記境界改質層は、前記SiC半導体層の前記第1主面の法線方向にそれぞれ延び、前記SiC半導体層の前記第1主面の接線方向に互いに対向するように配列された複数の境界改質部を含む、請求項1〜3のいずれか一項に記載のSiC半導体装置。
- 前記主面絶縁層は、SiO2を含む、請求項1〜4のいずれか一項に記載のSiC半導体装置。
- 前記SiC半導体層の前記側面は、劈開面からなる、請求項1〜5のいずれか一項に記載のSiC半導体装置。
- 前記主面絶縁層の前記絶縁側面は、劈開面からなる、請求項1〜6のいずれか一項に記載のSiC半導体装置。
- 前記主面絶縁層の上に形成された絶縁層をさらに含み、
前記境界改質層は、前記絶縁層を避けて前記SiC半導体層の前記側面および前記主面絶縁層の前記絶縁側面に跨って形成されている、請求項1〜7のいずれか一項に記載のSiC半導体装置。 - 前記絶縁層は、前記SiC半導体層の前記側面から内方に間隔を空けて形成されている、請求項8に記載のSiC半導体装置。
- 前記絶縁層は、前記SiC半導体層の前記側面から内方に1μm以上間隔を空けて形成されている、請求項9に記載のSiC半導体装置。
- 前記絶縁層は、1μm以上の厚さを有している、請求項8〜10のいずれか一項に記載のSiC半導体装置。
- 前記絶縁層は、前記主面絶縁層とは異なる絶縁材料を含む、請求項8〜11のいずれか一項に記載のSiC半導体装置。
- 前記絶縁層は、前記主面絶縁層の上に形成された樹脂層を含む、請求項8〜12のいずれか一項に記載のSiC半導体装置。
- 前記絶縁層は、前記主面絶縁層の上に形成されたパッシベーション層を含む、請求項8〜13のいずれか一項に記載のSiC半導体装置。
- 前記絶縁層は、前記主面絶縁層の上に形成されたパッシベーション層、および、前記パッシベーション層の上に形成された樹脂層を含む、請求項8〜12のいずれか一項に記載のSiC半導体装置。
- 前記SiC半導体層の前記側面において前記境界改質層に対して前記SiC半導体層の前記第2主面側の領域に形成され、前記SiC単結晶とは異なる性質に改質された改質層をさらに含む、請求項1〜15のいずれか一項に記載のSiC半導体装置。
- 前記改質層は、前記SiC半導体層の前記第1主面の接線方向に沿って帯状に延びている、請求項16に記載のSiC半導体装置。
- 前記SiC半導体層は、40μm以上200μm以下の厚さを有している、請求項1〜17のいずれか一項に記載のSiC半導体装置。
- 前記SiC半導体層は、SiC半導体基板およびSiCエピタキシャル層を含み、前記SiCエピタキシャル層によって前記第1主面が形成された積層構造を有しており、
前記主面絶縁層は、前記SiCエピタキシャル層の上に形成されており、
前記境界改質層は、前記SiCエピタキシャル層および前記主面絶縁層に跨って形成されている、請求項1〜18のいずれか一項に記載のSiC半導体装置。 - 前記SiCエピタキシャル層は、前記SiC半導体基板の厚さ以下の厚さを有している、請求項19に記載のSiC半導体装置。
- 前記SiC半導体基板は、40μm以上150μm以下の厚さを有し、
前記SiCエピタキシャル層は、1μm以上50μm以下の厚さを有している、請求項19または20に記載のSiC半導体装置。 - 前記SiC単結晶は、六方晶からなる、請求項1〜21のいずれか一項に記載のSiC半導体装置。
- 前記SiC単結晶は、2H(Hexagonal)−SiC単結晶、4H−SiC単結晶または6H−SiC単結晶からなる、請求項22に記載のSiC半導体装置。
- 前記SiC半導体層の前記第1主面は、前記SiC単結晶のc面に面している、請求項22または23に記載のSiC半導体装置。
- 前記SiC半導体層の前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、請求項22〜24のいずれか一項に記載のSiC半導体装置。
- 前記オフ角は、5°以下の角度である、請求項25に記載のSiC半導体装置。
- 前記オフ角は、0°を超えて4°未満の角度である、請求項25または26に記載のSiC半導体装置。
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