JP7327191B2

JP7327191B2 - 半導体装置とその製造方法

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Publication number: JP7327191B2
Application number: JP2020020195A
Authority: JP
Inventors: 剛西尾
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2020-02-07
Filing date: 2020-02-07
Publication date: 2023-08-16
Anticipated expiration: 2040-02-07
Also published as: JP2021125659A

Description

本明細書の技術分野は、半導体装置とその製造方法に関する。

ＧａＮに代表されるIII 族窒化物半導体は、高い絶縁破壊電界と高い融点とを備えている。そのため、III 族窒化物半導体は、ＧａＡｓ系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いるＨＥＭＴ素子などが研究開発されている。

半導体装置には種々の電気的特性が求められる。そのうちの一つに逆方向電圧の耐圧性がある。逆方向電圧の耐圧性とは、使用時に印加される電圧とは逆方向に電圧が印加された場合の耐圧性である。逆方向電圧の耐圧性を測定する際に、検査対象の電極に絶対値の大きい電位を付与することとなる。これにより、その電極と周囲の電極等との間に沿面放電が生じることがある。沿面放電が生じると、検査装置が計測する電流値が上昇してしまう。この場合に、検査対象の半導体装置がその逆方向電圧に対して耐圧性を備えているにもかかわらず、検査装置は、検査対象の半導体装置の耐圧性が不十分であると判断してしまう。このため、この場合の検査の精度は不十分である。

特許文献１には、パッシェンの法則により、パッドエリア９５の端からダイシング領域４までの距離Ｘ１を電極間距離とみなし、電極間距離を規定する技術が開示されている（特許文献１の段落［００４５］－［００４６］）。

特開２０１３－１９１６３２号公報

しかし、沿面放電は、電極間距離以外にも種々の要因により発生しうる。そのため、沿面放電に対して種々の対策を講じることが好ましい。

本明細書の技術が解決しようとする課題は、半導体装置の検査時における沿面放電の抑制を図った半導体装置とその製造方法を提供することである。

第１の態様における半導体装置は、III族窒化物半導体層と、III族窒化物半導体層の上のソース電極と、III族窒化物半導体層より上に位置するゲート電極と、III族窒化物半導体層の表面とソース電極の外周部とゲート電極の外周部とを覆う保護膜と、を有する。保護膜は、酸化膜と窒化膜との少なくとも一方を有する。保護膜の膜厚が、４μｍ以上１０μｍ以下である。保護膜におけるソース電極の上の開口箇所と保護膜におけるゲート電極の上の開口箇所との間の距離が、１００μｍ以上である。

この半導体装置は、電極の外周部を覆う保護膜の膜厚が十分に厚い。そのため、半導体装置の逆方向電圧の耐圧性を測定する際に、電極または露出している半導体層等の間で沿面放電が発生しにくい。このため、半導体装置の逆方向電圧の耐圧性を高い精度で測定することができる。

本明細書では、半導体装置の検査時における沿面放電の抑制を図った半導体装置とその製造方法が提供されている。

第１の実施形態の半導体装置の概略構成を示す図である。第１の実施形態の半導体装置の検査方法を示す図である。第１の実施形態の半導体装置の保護膜ＰＦの周辺を示す図である。第１の実施形態の半導体装置の製造方法を示す図（その１）である。第１の実施形態の半導体装置の製造方法を示す図（その２）である。第１の実施形態の半導体装置の製造方法を示す図（その３）である。第１の実施形態の半導体装置の製造方法を示す図（その４）である。評価試験における逆方向電圧の耐圧性を示すグラフである。

以下、具体的な実施形態について、半導体装置とその製造方法を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。

（第１の実施形態）
１．半導体装置
図１は、第１の実施形態の半導体装置１００の概略構成を示す図である。半導体装置１００は、縦型ＭＯＳＦＥＴである。図１に示すように、半導体装置１００は、ＧａＮ基板１１０と、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、ソース電極Ｓ１と、ゲート電極Ｇ１と、ゲート絶縁膜Ｆ１と、保護膜ＰＦと、を有する。

ＧａＮ基板１１０は、ｎ型ＧａＮからなる基板である。ＧａＮ基板１１０は、第１面１１０ａと第２面１１０ｂとを有する。第１面１１０ａと第２面１１０ｂとは互いに正反対に位置する面である。第１面１１０ａは、半導体層を形成する面である。第２面１１０ｂは、ドレイン電極Ｄ１を形成する面である。例えば、第１面１１０ａは＋ｃ面であり、第２面１１０ｂは－ｃ面である。

第１半導体層１２０は、ＧａＮ基板１１０の第１面１１０ａの上に形成されている。第１半導体層１２０は第１導電型のIII 族窒化物半導体層である。第１半導体層１２０は、例えば、ｎ^-ＧａＮである。第１半導体層１２０の膜厚は、例えば、５μｍ以上２０μｍ以下である。ここで、第１導電型はｎ型を表し、第２導電型はｐ型を表す。第１半導体層１２０の不純物濃度は、例えば、３×１０¹⁵ｃｍ^-3以上２×１０¹⁶ｃｍ^-3以下である。

第２半導体層１３０は、第１半導体層１２０の上に形成されている。第２半導体層１３０は、第２導電型のIII 族窒化物半導体層である。第２半導体層１３０は、例えば、ｐＧａＮである。第２半導体層１３０の膜厚は、例えば、０．４μｍ以上１．５μｍ以下である。第２半導体層１３０の不純物濃度は、例えば、６×１０¹⁷ｃｍ^-3以上４×１０¹⁹ｃｍ^-3以下である。

第３半導体層１４０は、第２半導体層１３０の上に形成されている。第３半導体層１４０は、第１導電型のIII 族窒化物半導体層である。第３半導体層１４０は、例えば、ｎ⁺ＧａＮである。第３半導体層１４０の膜厚は、例えば、０．１μｍ以上０．６μｍ以下である。第３半導体層１４０の不純物濃度は、例えば、１×１０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下である。

ドレイン電極Ｄ１は、ＧａＮ基板１１０の第２面１１０ｂの上に形成された電極である。前述のように、第２面１１０ｂは、例えば、－ｃ面である。

ボディ電極Ｂ１は、第２半導体層１３０から正孔を引き抜くための電極である。ボディ電極Ｂ１は、リセスＲ１に形成されている。リセスＲ１は、第３半導体層１４０を貫通し、第２半導体層１３０の途中まで達する凹部である。ボディ電極Ｂ１は、第２半導体層１３０と、第３半導体層１４０と、ソース電極Ｓ１と、に接触している。

ソース電極Ｓ１は、第３半導体層１４０およびボディ電極Ｂ１の上に形成された電極である。ソース電極Ｓ１は、第３半導体層１４０に接触している。そのためソース電極Ｓ１は、第３半導体層１４０に電流を注入することができる。ソース電極Ｓ１は、ボディ電極Ｂ１に接触している。そのため、ソース電極Ｓ１とボディ電極Ｂ１とは等電位である。

ゲート電極Ｇ１は、トレンチＴ１の箇所にゲート絶縁膜Ｆ１を介して形成された電極である。トレンチＴ１は、第３半導体層１４０と、第２半導体層１３０と、を貫通し、第１半導体層１２０の途中まで達する凹部である。ゲート電極Ｇ１は、ソース電極Ｓ１に向かって延伸している。

ゲート絶縁膜Ｆ１は、トレンチＴ１を覆っている。つまり、ゲート絶縁膜Ｆ１は、第３半導体層１４０と、第２半導体層１３０と、第１半導体層１２０と、の側面と、第１半導体層１２０の底面と、第３半導体層１４０の表面の一部と、を覆っている。そのため、ゲート絶縁膜Ｆ１は、ゲート電極Ｇ１と各半導体層とを絶縁している。ゲート絶縁膜Ｆ１の材質は、例えば、Ａｌ₂Ｏ₃、ＳｉＯ₂、Ｓｉ₃Ｎ₄、ＳｉＯＮ等である。

２．保護膜
保護膜ＰＦは、保護膜ＰＦ１および保護膜ＰＦ２を有する。保護膜ＰＦは、第３半導体層１４０の表面を覆うとともにソース電極Ｓ１の外周部およびゲート電極Ｇ１の外周部を覆っている。第３半導体層１４０とソース電極Ｓ１とゲート電極Ｇ１との上には保護膜ＰＦ１が形成されており、保護膜ＰＦ１の上には保護膜ＰＦ２が形成されている。このように、保護膜ＰＦ１、ＰＦ２は、２層重ねて形成されている。

保護膜ＰＦ１は、第３半導体層１４０の表面を覆うとともに電極の外周部を覆っている。保護膜ＰＦ１は、絶縁性の窒化膜である。保護膜ＰＦ１は、第３半導体層１４０の上に位置している。保護膜ＰＦ１は、例えば、Ｓｉ_XＮ_Yである。窒化物からなる保護膜ＰＦ１は、半導体層を湿気から保護する。

保護膜ＰＦ２は、保護膜ＰＦ１の表面を覆っている。保護膜ＰＦ２は、絶縁性の酸化膜である。保護膜ＰＦ２は、保護膜ＰＦ１の上に位置している。保護膜ＰＦ２は、例えば、ＳｉＯ₂である。保護膜ＰＦ２が覆う面は、保護膜ＰＦ１が覆う面の直上に位置している。

保護膜ＰＦ１および保護膜ＰＦ２の合計の膜厚Ｌ１は、４μｍ以上１０μｍ以下である。また、ソース電極Ｓ１を覆う保護膜ＰＦ１、ＰＦ２の開口端Ｓ１ａとゲート電極Ｇ１を覆う保護膜ＰＦ１、ＰＦ２の開口端Ｇ１ａとの間の距離Ｌ２は、１００μｍ以上である。

保護膜ＰＦ２の膜厚は、保護膜ＰＦ１および保護膜ＰＦ２の合計の膜厚Ｌ１の８０％以上であるとよい。好ましくは、９０％以上である。

保護膜ＰＦ１および保護膜ＰＦ２の合計の固有容量が大きいことが好ましい。沿面放電を抑制できるからである。そのためには、保護膜ＰＦ１および保護膜ＰＦ２のうち固有容量が大きい材料の膜厚を厚くするとよい。つまり、誘電率が大きい材料の膜厚を厚くする。

３．半導体装置の検査方法（逆方向電圧の耐圧性）
図２は、第１の実施形態の半導体装置１００の検査方法を示す図である。図２は、半導体装置１００の逆方向電圧の耐圧性を検査する場合を示している。

図２に示すように、プローブＰｒ１をソース電極Ｓ１に接触させる。そして、ソース電極Ｓ１にマイナスの電位を付与するとともに、ドレイン電極Ｄ１にプラスの電位を付与する。これにより、半導体装置１００に逆方向電圧を印加していることとなる。この状態で、半導体装置１００に流れる電流を計測する。

この際に、ソース電極Ｓ１とドレイン電極Ｄ１との間に印加される電圧を、時間の経過とともに上昇させる。

なお、この検査工程を実施する際には、ウエハ上に多数のソース電極Ｓ１およびゲート電極Ｇ１が形成された状態である。そのため、一つ一つのソース電極Ｓ１に対して、検査を実施する。

４．沿面放電
４－１．検査時の沿面放電
上記の検査工程においては、ソース電極Ｓ１に絶対値の大きなマイナスの電位が付与される。そのため、ソース電極Ｓ１とその他の電極との間に高電界が形成される。これにより、例えば、ソース電極Ｓ１とゲート電極Ｇ１との間に放電が生じることがある。

この放電により、プローブＰｒ１が測定する電流値が上昇する。実際には、半導体装置１００に流れている電流はそれほど高くないのにも関わらず、プローブＰｒ１が測定する電流値が上昇する。このように沿面放電が発生すると、半導体装置１００の逆方向電圧の耐圧性を正確に測定することができない。

つまり、測定対象の半導体装置１００は、プローブＰｒ１を用いて印加した電圧に対して耐性を備えているにもかかわらず、測定装置は、その半導体装置１００に大きな逆方向電流が流れていると判断してしまう。

４－２．沿面放電の抑制
第１の実施形態の半導体装置１００は、十分な膜厚の保護膜ＰＦ１および保護膜ＰＦ２を有する。

図３は、保護膜ＰＦ１および保護膜ＰＦ２の周辺を示す図である。図３に示すように、三重点Ｔｒ１から電子が放出された場合に、その電子は保護膜ＰＦ１および保護膜ＰＦ２の側壁により、その移動を制限される。また、保護膜ＰＦ１および保護膜ＰＦ２の膜厚が厚いことから、保護膜ＰＦ１および保護膜ＰＦ２の固有容量が十分に大きい。ここで、固有容量とは、誘電体の両面に仮想的な電極を配置したときに形成される単位面積当たりの静電容量である。これらの理由により、沿面放電が抑制されると考えられる。

また、保護膜ＰＦ１が、Ｓｉ_XＮ_Y膜であれば、保護膜ＰＦ１は、半導体層を湿気から保護することができる。

保護膜ＰＦ２の固有容量は、保護膜ＰＦ１の固有容量よりも大きい。そして、保護膜ＰＦ２の膜厚が保護膜ＰＦ１の膜厚よりも十分に厚いので、保護膜ＰＦ１および保護膜ＰＦ２の合計の固有容量が大きい。したがって、保護膜ＰＦ１および保護膜ＰＦ２は、沿面放電を抑制することができる。

５．半導体装置の製造方法
５－１．半導体層形成工程
図４に示すように、ＧａＮ基板１１０の第１面１１０ａの上に第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、を成長させる。そのために、例えば、ＭＯＣＶＤ法を用いればよい。または、その他の気相成長法等を用いてもよい。

５－２．凹部形成工程
図５に示すように、リセスＲ１およびトレンチＴ１を形成する。そのためにＩＣＰ等のドライエッチングを用いればよい。ドライエッチングの際に、フォトレジスト等を用いればよい。リセスＲ１とトレンチＴ１とを形成する順序は、いずれを先に形成してもよい。なお、この段階では、ｐ型の第２半導体層１３０の底面１３０ａおよび側面１３０ｂが露出している。

５－３．ゲート電極形成工程
図６に示すように、トレンチＴ１および半導体層の表面を覆うように絶縁膜Ｆ１ａを形成する。そのためには、ＡＬＤ法、スパッタリング等の成膜技術を用いればよい。そして、半導体層より上の位置にゲート電極Ｇ１を形成する。具体的には、トレンチＴ１の箇所に絶縁膜Ｆ１ａを介してゲート電極Ｇ１を形成する。そのために、リフトオフ法を用いればよい。その後、ゲート電極Ｇ１の直下以外の絶縁膜Ｆ１ａをエッチングにより除去する。そのために例えば、ＣＦ₄、Ｃ₄Ｆ₆等のフッ素系ガスを用いればよい。

５－４．ソース電極形成工程
図７に示すように、ｐ型の第２半導体層１３０の底面１３０ａの上にボディ電極Ｂ１を形成する。その後、ボディ電極Ｂ１および第３半導体層１４０の上にソース電極Ｓ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。ソース電極Ｓ１は、ボディ電極Ｂ１の表面を覆うとともに第３半導体層１４０の表面の一部を覆う。

５－５．ドレイン電極形成工程
次に、ＧａＮ基板１１０の第２面１１０ｂの上にドレイン電極Ｄ１を形成する。

５－６．保護膜形成工程
次に、第３半導体層１４０の表面とソース電極Ｓ１およびゲート電極Ｇ１との上に保護膜ＰＦ１、ＰＦ２を形成する。保護膜ＰＦ１および保護膜ＰＦ２の合計の膜厚Ｌ１を、前述のように、４μｍ以上１０μｍ以下とする。まず、第３半導体層１４０の表面とソース電極Ｓ１およびゲート電極Ｇ１との上に保護膜ＰＦ１を形成し、保護膜ＰＦ１の上に保護膜ＰＦ２を形成する。

５－７．保護膜開口工程
次に、保護膜ＰＦ１、ＰＦ２の一部を開口する。具体的には、保護膜ＰＦ１、ＰＦ２のうちソース電極Ｓ１の一部とゲート電極Ｇ１の一部とを除去して開口する。この開口箇所にソース電極Ｓ１およびゲート電極Ｇ１が露出する。保護膜ＰＦ１、ＰＦ２は、ソース電極Ｓ１の外周部とゲート電極Ｇ１の外周部とを覆う。この開口のためにマスクを用いてエッチングすればよい。

また、半導体層の上の保護膜ＰＦ１、ＰＦ２の一部を除去してもよい。この露出箇所は、ダイシング領域である。

５－８．検査工程
次に、ソース電極Ｓ１とドレイン電極Ｄ１との間に逆方向電圧を印加して耐圧性を検査する。前述のように、プローブＰｒ１をソース電極Ｓ１に接触させてソース電極Ｓ１にマイナスの電位を付与するとともに、ドレイン電極Ｄ１にプラスの電位を付与する。そして、ソース電極Ｓ１に付与する電位の絶対値を上昇させる。このように、電極間に電圧を印加して半導体装置１００の逆方向電圧の耐圧性を検査する。この段階では、素子分離前であるため、ウエハの上に多数の半導体装置１００になる前の領域が存在する。そのそれぞれの領域のソース電極Ｓ１に対して、検査を実施する。

この検査工程の際に、電極間距離は、１００μｍ以上であることが好ましい。ソース電極Ｓ１とゲート電極Ｇ１との間の距離は、１００μｍ以上である。また、第１の半導体装置１００となる領域のソース電極Ｓ１と、第１の半導体装置１００となる領域の隣の第２の半導体装置１００となる領域のソース電極Ｓ１と、の間の距離は、１００μｍ以上である。また、ソース電極Ｓ１と、スクライブラインの半導体層の露出箇所と、の間の距離は、１００μｍ以上であることが好ましい。

５－９．素子分離工程
そして、ウエハから半導体装置１００を切り出し、各々の独立した半導体装置１００を製造する。

５－１０．その他の工程
熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体装置１００が得られる。

６．第１の実施形態の効果
保護膜ＰＦ１および保護膜ＰＦ２の合計の膜厚Ｌ１が十分に大きい。そのため、半導体装置１００の検査時にゲート電極Ｇ１とソース電極Ｓ１との間で放電が生じにくい。

また、ソース電極Ｓ１を覆う保護膜ＰＦ１、ＰＦ２の開口端Ｓ１ａとゲート電極Ｇ１を覆う保護膜ＰＦ１、ＰＦ２の開口端Ｇ１ａとの間の距離Ｌ２が十分に大きい。そのため、半導体装置１００の検査時にゲート電極Ｇ１とソース電極Ｓ１との間で放電が生じにくい。

また、ソース電極Ｓ１と半導体の露出箇所（スクライブライン）との間の距離が十分に大きい。そのため、半導体装置１００の検査時にスクライブラインとソース電極Ｓ１との間で放電が生じにくい。

７．変形例
７－１．保護膜
保護膜ＰＦ１、ＰＦ２は、いずれか一方のみであってもよい。つまり、半導体装置１００の保護膜は、酸化膜と窒化膜との少なくとも一方を有する。

７－２．その半導体装置
第１の実施形態の技術を横型の半導体装置、ショットキーバリアダイオード、ｐｎ接合ダイオードにも適用することができる。

７－３．傾斜面
保護膜ＰＦ１および保護膜ＰＦ２の開口部は、半導体から遠ざかるほど広がる傾斜面を有していてもよい。電界集中を緩和できるからである。

７－４．圧力
検査工程は、大気圧下で実施する。しかし、減圧下で実施してもよい。

７－５．組み合わせ
上記の変形例を自由に組み合わせてよい。

（評価試験）
１．サンプルの作製
サンプル１とサンプル２との２種類の半導体装置を製造した。両者の違いは保護膜の膜厚のみである。

サンプル１においては、ｎ＋ＧａＮ基板上にドナー濃度５×１０¹⁵ｃｍ^-3、膜厚１２μｍのｎ－ＧａＮ層をエピタキシャル成長させた。ｎ－ＧａＮの上に表面電極を形成した。その際に、ｎ－ＧａＮの上にＮｉをＥＢ蒸着させた後、リフトオフ法により選択的にＮｉを残した。また、ｎ－ＧａＮおよび表面電極の上に保護膜をＣＶＤ法により形成した。まず、第１の保護膜を形成し、その第１の保護膜の上に第２の保護膜を形成した。

第１の保護膜は、０．１μｍのＳｉＮ膜であった。第２の保護膜は、３．９μｍのＳｉＯ₂膜であった。第１の保護膜および第２の保護膜の合計の膜厚Ｌ１は、４μｍであった。

この半導体装置は、ショットキーバリアダイオードである。

サンプル２は、保護膜の膜厚のみサンプル１と異なる。第１の保護膜は、０．１μｍのＳｉＮ膜であった。第２の保護膜は、０．９μｍのＳｉＯ₂膜であった。第１の保護膜および第２の保護膜の合計の膜厚Ｌ１は、１μｍであった。

２．測定方法
サンプル１とサンプル２とに対して、逆方向電圧の耐圧性について測定した。表面電極にマイナスの電位、裏面電極にプラスの電位を付与した。この逆バイアスを印加した状態で０～１２００Ｖの範囲でＩＶ測定を行った。

３．測定結果
図８は、評価試験における逆方向電圧の耐圧性を示すグラフである。図８の横軸はソース電極とドレイン電極との間に印加した逆方向電圧である。図８の縦軸はソース電極とドレイン電極との間に流れる電流密度である。

サンプル２では、逆方向電圧が５５０Ｖで沿面放電が見られたが、サンプル１では、沿面放電が見られなかった。

図８に示すように、サンプル２では、５５０Ｖで大きな逆方向の電流が計測された。しかし、半導体装置自体にこのような大きな逆方向の電流が流れたわけでなく、沿面放電により生じる電流が観測されたにすぎない。

また、第１の実施形態の技術は、ショットキーバリアダイオードのみならず、ｐｎ接合ダイオード、バイポーラトランジスタ、ＭＯＳＦＥＴ等のその他の半導体装置に適用することができる。

（付記）
第１の態様における半導体装置は、III 族窒化物半導体層と、III 族窒化物半導体層の上のソース電極と、III 族窒化物半導体層より上に位置するゲート電極と、III 族窒化物半導体層の表面とソース電極の外周部とゲート電極の外周部とを覆う保護膜と、を有する。保護膜は、酸化膜と窒化膜との少なくとも一方を有する。保護膜の膜厚が、４μｍ以上１０μｍ以下である。

第２の態様における半導体装置においては、保護膜におけるソース電極の上の開口箇所と保護膜におけるゲート電極の上の開口箇所との間の距離が、１００μｍ以上である。

第３の態様における半導体装置においては、保護膜は、III 族窒化物半導体層の上のＳｉＮ膜と、ＳｉＮ膜の上のＳｉＯ₂膜と、を有する。

第４の態様における半導体装置においては、ＳｉＯ₂膜の膜厚は、保護膜の膜厚の８０％以上である。

第５の態様における半導体装置の製造方法は、III 族窒化物半導体層の上に第１電極と第２電極とを形成する工程と、III 族窒化物半導体層の表面と第１電極と第２電極との上に保護膜を形成する工程と、保護膜のうちIII 族窒化物半導体層の上の一部と第１電極の上の一部と第２電極の上の一部とを開口する工程と、第１電極と第１電極以外の電極との間に逆方向電圧を印加して耐圧性を検査する検査工程と、を有する。保護膜を形成する工程では、保護膜として酸化膜と窒化膜との少なくとも一方を形成し、保護膜の膜厚を４μｍ以上１０μｍ以下で形成する。

第６の態様における半導体装置の製造方法においては、保護膜における第１電極の上の開口箇所と保護膜における第２電極の上の開口箇所との間の距離を、１００μｍ以上とする。

第７の態様における半導体装置の製造方法においては、保護膜における第１電極の上の開口箇所と保護膜におけるスクライブラインの上の開口箇所との間の距離を、１００μｍ以上とする。

１００…半導体装置
１１０…ＧａＮ基板
１２０…第１半導体層
１３０…第２半導体層
１４０…第３半導体層
Ｂ１…ボディ電極
Ｄ１…ドレイン電極
Ｓ１…ソース電極
Ｇ１…ゲート電極
ＰＦ…保護膜
ＰＦ１…保護膜
ＰＦ２…保護膜

Claims

III族窒化物半導体層と、
前記III族窒化物半導体層の上のソース電極と、
前記III族窒化物半導体層より上に位置するゲート電極と、
前記III族窒化物半導体層の表面と前記ソース電極の外周部と前記ゲート電極の外周部とを覆う保護膜と、
を有し、
前記保護膜は、
酸化膜と窒化膜との少なくとも一方を有し、
前記保護膜の膜厚が、
４μｍ以上１０μｍ以下であり、
前記保護膜における前記ソース電極の上の開口箇所と
前記保護膜における前記ゲート電極の上の開口箇所との間の距離が、
１００μｍ以上であること
を含む半導体装置。
請求項１に記載の半導体装置において、
前記保護膜は、
前記III族窒化物半導体層の上のＳｉＮ膜と、
前記ＳｉＮ膜の上のＳｉＯ_２膜と、
を有すること
を含む半導体装置。
請求項２に記載の半導体装置において、
前記ＳｉＯ_２膜の膜厚は、
前記保護膜の膜厚の８０％以上であること
を含む半導体装置。
III族窒化物半導体層の上に第１電極と第２電極とを形成する工程と、
前記III族窒化物半導体層の表面と前記第１電極と前記第２電極との上に保護膜を形成する工程と、
前記保護膜のうち前記III族窒化物半導体層の上の一部と前記第１電極の上の一部と前記第２電極の上の一部とを開口する工程と、
前記第１電極と前記第１電極以外の電極との間に逆方向電圧を印加して耐圧性を検査する検査工程と、
を有し、
前記保護膜を形成する工程では、
前記保護膜として酸化膜と窒化膜との少なくとも一方を形成し、
前記保護膜の膜厚を４μｍ以上１０μｍ以下で形成し、
前記保護膜における前記第１電極の上の開口箇所と
前記保護膜における前記第２電極の上の開口箇所との間の距離を、
１００μｍ以上とすること
を含む半導体装置の製造方法。
請求項４に記載の半導体装置の製造方法において、
前記保護膜における前記第１電極の上の開口箇所と
前記保護膜におけるスクライブラインの上の開口箇所との間の距離を、
１００μｍ以上とすること
を含む半導体装置の製造方法。