TWI832676B - 高電子遷移率電晶體之製造方法 - Google Patents

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Abstract

本發明提供一種高電子遷移率電晶體之製造方法，其包含以下步驟：提供一半導體基板，該半導體基板包含一通道層以及位於該通道層上方之一阻障層；於該半導體基板上方對應一閘極開口的位置形成一保護層 ； 於該半導體基板上方該保護層周圍形成一覆蓋層 ，並去除該保護層以形成該閘極開口；於該閘極開口及該覆蓋層上方形成一p型層 。本發明所提供的高電子遷移率電晶體之製造方法相較於先前技術不但得以降低製程技術門檻；同時，還能夠個別地控制及獲得良好的閾值電壓(Vth)以及導通阻抗(Rds(ON))，並且能夠有效地提高產品良率。

Description

高電子遷移率電晶體之製造方法
本發明提供一種電晶體之製造方法，特別是一種高電子遷移率電晶體之製造方法。
在半導體工業中，高壓開關電晶體如高電子遷移率電晶體(high electron mobility transistor, HEMT)、接面場效電晶體(junction filed effect transistor, JFET)或是功率金氧半場效電晶體(power MOSFET)常被作為高壓高功率裝置的半導體開關元件；其中，高電子遷移率電晶體因高功率密度、高崩潰電壓、高輸出電壓以及高開關頻率等優點，令其在高壓操作環境下對裝置的損害甚微，而漸漸地成為被廣泛利用之電晶體。
具體而言，高電子遷移率電晶體的優異性質多半仰賴GaN的材料特性，例如寬能隙(bandgap)、高臨界電場(critical electric field)以及高載子移動率(carrier mobility)等。除此之外，GaN獨特的極化效應使得AlGaN/GaN異質結構得以在未摻雜的情況下於界面區塊感應形成二維電子氣(two dimensional electron gases, 2DEG)，進而令AlGaN/GaN HEMTs能夠輸出大電流工作，同時具有非常低的導通電阻。
實務上高電子遷移率電晶體可設置為一增強模式半導體裝置(E-mode)；也就是設置為常關(normally OFF)結構，並具有正值的閾值電壓。為此，高電子遷移率電晶體中對應閘極電極下方的位置通常會設置一p型層，其包含p型摻雜材料；藉以在裝置未受偏壓時將二維電子氣耗盡，進而達到常關的效果。現今製造上述結構的方法中，通常係在源極以及汲極之金屬形成後才進一步形成p型層。故，為了圖案化形成p型層，須採用特殊蝕刻製程去除部分p型層，並注意過程中不能過度蝕刻到下方的層體，亦不能汙染電極的金屬，以免裝置後續有漏電或故障之情形。所述特殊蝕刻製程例如：原子層蝕刻(Atomic Layer Etching, ALE)製程，其係一種採用連續自限反應(sequential self-limiting reactions)去除薄層材料的技術。
然而，先前技術所提及的原子層蝕刻製程花費相當高昂，且其技術門檻高，更相當耗時。為了確保產品具有足夠的閾值電壓(Vth)，電晶體之阻障層厚度通常不能太厚。然而，本發明人發現採用上述方法製造電晶體可能會因為過度蝕刻而造成阻障層表面損傷，進而導致良率受到負面影響；同時也有可能因為源極、閘極以及汲極間隔處(spacing)的缺陷區域(deficient region)加深，而令電荷量減少並造成元件導通阻抗(Rds(ON))提高的問題。據此，本發明人提出一概念：首先在半導體基板的阻障層上對應預定製成閘極的位置形成一保護層；接著，基於保護層與覆蓋層之材質差異以及保護層本身之材料特性，選擇性地於該保護層周圍形成一覆蓋層，並去除保護層以形成一閘極開口；再於該閘極開口以及該覆蓋層上方形成p型層。藉此除了能以較為簡易的蝕刻方法將該保護層去除而形成閘極開口之外，更因為具有覆蓋層而得以避免後續形成p型層對於阻障層的影響，進而亦簡化了圖案化p型層的方法。基於此概念，本發明可個別地控制上述涉及閾值電壓以及導通阻抗之變因；詳言之，本發明不但能避免良率下降以及導通阻抗升高的問題，更對於阻障層的厚度有更大的寬容度，而得以確保成品具有足夠的閾值電壓。
有鑑於此，本發明一方面係提供一種高電子遷移率電晶體之製造方法，其包含以下步驟：(a) 提供一半導體基板，該半導體基板包含一通道層以及位於該通道層上方之一阻障層；(b) 於該半導體基板上方對應一閘極開口的位置形成一保護層 ； (c) 於該半導體基板上方該保護層周圍形成一覆蓋層 ，並去除該保護層以形成該閘極開口；以及(d) 於該閘極開口以及該覆蓋層上方形成一p型層 。
根據本發明之一實施例，其製造方法進一步包括以下步驟：(e) 於該覆蓋層上方圖案化形成一第一介電層 ，令其於對應一源極開口以及一汲極開口的位置暴露該覆蓋層，並且隔離平台；(f) 於對應該源極開口及該汲極開口的位置進行蝕刻製程，以形成該源極開口以及該汲極開口；(g) 於該源極開口及該汲極開口上方圖案化形成一歐姆接觸金屬層 ，並將該歐姆接觸金屬層合金化；(h) 圖案化形成一第二介電層 ，令其覆蓋部分該第一介電層；(i) 圖案化形成一第一金屬層 ，令其覆蓋於對應該源極開口、該閘極開口以及該汲極開口的位置，並且覆蓋部分該第一介電層以及部分該第二介電層；(j) 圖案化形成一第二金屬層，令其覆蓋於對應該源極開口以及該汲極開口的位置，並令其覆蓋部分該第一金屬層。
根據本發明之一實施例，完成上述步驟(d)後，進一步將該p型層圖案化為限定於該閘極開口上方。
根據本發明之一實施例，該保護層之成分為氮化矽，且其厚度大於該覆蓋層之厚度。較佳地，該保護層之厚度為20至75奈米。
根據本發明之一實施例，該覆蓋層之厚度為15至50奈米，且該阻障層之厚度為12至25奈米。
根據本發明之一實施例，該覆蓋層之材質與該阻障層之材質相同。
根據本發明之一實施例，形成該保護層係採用低壓化學氣相沉積(Low Pressure CVD, LPCVD)製程。
根據本發明之一實施例，其製造方法中，在形成該保護層之前進一步包括下列步驟：於該阻障層上方形成一原位介電層。較佳地，該原位介電層之厚度為20至50奈米。
根據本發明之一實施例，該p型層之寬度為2.5至3微米。
根據本發明之一實施例，該第一介電層覆蓋部分該p型層。
根據本發明之一實施例，圖案化形成該第一介電層係採用低壓化學氣相沉積(Low Pressure CVD, LPCVD)製程。
根據本發明之一實施例，該源極開口以及該汲極開口分別係一暴露該通道層之凹槽。較佳地，該凹槽具有至少一側面以及一底面，而該側面與該底面之夾角為30至90度。較佳地，該歐姆接觸金屬層合金化之製程溫度為500至550℃。
根據本發明之一實施例，圖案化形成該第二介電層係採用電漿輔助化學氣相沉積(Plasma-Enhanced CVD, PECVD)製程。
根據本發明之一實施例，該第二介電層之厚度小於等於500奈米。
綜上所述，本發明所提供的高電子遷移率電晶體之製造方法中，由於妥善運用保護層與阻障層及覆蓋層在晶格匹配特性上的差異以及諸多優勢，而得以令p型層優先於形成源極及汲極電極前被圖案化地設置，進一步不但能避免良率下降以及導通阻抗升高的問題，更對於阻障層的厚度有更大的寬容度，而得以確保成品具有足夠的閾值電壓。是以，本發明所提供的高電子遷移率電晶體之製造方法相較於先前技術不但得以有效縮減成本及工時，亦可降低製程技術門檻，並能夠提高產品良率。
為了使本發明的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述，但這並非實施或運用本發明具體實施例的唯一形式。在本說明書及後附之申請專利範圍中，除非上下文另外載明，否則「一」及「該」亦可解釋為複數。此外，在本說明書及後附之申請專利範圍中，除非另外載明，否則「設置於某物之上」可視為直接或間接以貼附或其他形式與某物之表面接觸，該表面之界定應視說明書內容之前後/段落語意以及本發明所屬領域之通常知識予以判斷。
雖然用以界定本發明的數值範圍與參數皆是約略的數值，此處已盡可能精確地呈現具體實施例中的相關數值。然而，任何數值本質上不可避免地含有因個別測試方法所致的標準偏差。在此處，「約」通常係指實際數值在一特定數值或一範圍的正負10％、5％、1％或0.5％之內。或者是，「約」一詞代表實際數值落在平均值的可接受標準誤差之內，是本發明所屬領域中具有通常知識者的考量而定。因此，除非另有相反的說明，本說明書與附隨申請專利範圍所揭示的數值參數皆為約略的數值，且可視需求而更動。至少應將這些數值參數理解為所指出的有效位數與套用一般進位法所得到的數值。 術語
如本文所用，術語「高電子遷移率電晶體」可為天然的常開(normally ON)結構，並具有負的閾值電壓；其亦可被轉換為常關(normally OFF)的結構，而具有正的閾值電壓。另一方面，本發明之「半導體材料」可包括多種元素之化學化合物，所述元素包括但不限於GaN在化學週期表中屬於不同族類之一或多種元素。此等化學化合物可包括13族(亦即包含硼(B)、鋁(Al)、鎵(Ga)、銦(In)及鉈(Tl)之族)之元素與15族(亦即包含氮(N)磷(P)砷(As)銻(Sb)及鉍(Bi)之族)元素所構成之配對；抑或是由14族(亦即包含碳(C)、矽(Si)、 鍺(Ge)及錫(Sn)等元素之族)元素所構成之配對，例如：碳化矽(SiC)或者矽鍺合金等。週期表之所述13族至15族可分別稱為III、IV及V族。
如本文所用，術語「暴露(exposure)」係指一物體之表面未被完全覆蓋，且該物體之表面可能形成一或複數個開口或孔槽之結構；然而，具體界定內容應視說明書內容之前後/段落語意以及本說明所屬領域之通常知識予以判斷。
如本文所用，術語「適當的磊晶生長或是沉積製程」包括但不限於化學氣相沉積法(chemical vapor deposition；CVD)、低壓化學氣相沉積法(low pressure CVD；LPCVD)、常壓化學氣相沉積法(atmospheric pressure CVD；APCVD)、超高真空化學氣相沉積法(ultrahigh vacuum CVD；UHVCVD)、原子層沉積法(atomic layer deposition；ALD)、分子層沉積法(molecular layer deposition；MLD)、電漿化學氣相沉積法(plasma enhanced CVD；PECVD)、金屬有機化學氣相沉積法(metal-organic CVD；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、濺鍍等或其組合。
如本文所用，術語「光阻(photoresist)」係指常見應用於積體電路及半導體元件加工製程的感光材料；其經過紫外光、深紫外光、電子束、離子束、X射線等光照或輻射後，溶解度產生差異性，進而令物體表面可依據使用者之目的圖案畫。所述光阻可分為正光阻及負光阻，正光阻經曝光顯影後，會得到與光罩相同的圖案；反之，負光阻則得到反相的圖案。
如本文所用，術語「遮罩/光罩(mask, reticle)」係指常見應用於積體電路及半導體元件加工製程的遮光裝置，其可用以定義製程中物體表面之圖案，並且搭配光阻執行圖案化。
如本文所用，術語「剝離製程(lift-off process)」係利用欲產生金屬區域之負光阻，經光照製程後形成金屬，再利用蝕刻方式將犧牲層溶解以剝離其他無須產生金屬區域的金屬附著。
如本文所用，術語「適當的蝕刻製程(etching)」包括但不限於乾式蝕刻及濕式蝕刻。其中乾式蝕刻包括反應性離子蝕刻(Reactive Ion Etching；RIE)、電感耦和電漿蝕刻(Inductively Coupled Plasma；ICP)等物理性轟擊的方式；而濕式蝕刻則為本發明所屬領域熟知的化學溶液蝕刻法。
本發明以下敘述為此技術領域中具通常知識者可輕易明瞭此發明之必要技術內容，倘在不違反其中的精神及範圍下多樣的改變及修飾此發明來適應不同的用途及狀況，如此，其他的實施態樣亦屬於本發明的申請專利範圍。
實施例
圖1及圖2係依據本發明一些實施例所示之高電子遷移率電晶體之製造方法流程圖；圖3至圖14則分別呈現所述製造方法中不同製造階段之高電子遷移率電晶體結構剖面圖。
首先 ，請參閱圖1。本發明提供一種高電子遷移率電晶體之製造方法，其大體上包含以下步驟：步驟S100： 提供半導體基板。步驟S102：於半導體基板上方對應閘極開口的位置形成保護層。步驟S104：於半導體基板上方保護層的周圍形成覆蓋層 ，並去除保護層。步驟S106：於閘極開口上方圖案化形成p型層。
接續請參閱圖2，本發明之高電子遷移率電晶體之製造方法進一步包含以下步驟：步驟S108：於覆蓋層上方圖案化形成第一介電層，並隔離平台。步驟S110：形成源極開口以及汲極開口。步驟S112：於源極開口及汲極開口上方圖案化形成歐姆接觸金屬層 ，並將歐姆接觸金屬層合金化。步驟S114：圖案化形成第二介電層。步驟S116：圖案化形成第一金屬層。步驟S118：圖案化形成第二金屬層。
圖3係呈現步驟S100當中所提供之半導體基板100，請共同參閱圖1及3。根據本發明之一些實施例，該半導體基板100係一基於氮化鋁鎵(AlGaN)/氮化鎵(GaN)高電子遷移率電晶體所設置的結構，且係一磊晶生長之層體。具體而言，該半導體基板100包括一通道層108以及設置於該通道層108上方之一阻障層110；且該通道層108與該阻障層110之間會有一異質材料界面，可令該通道層108內接近所述界面處形成一二維電子氣區域；而其二維電子氣區域可於受到偏壓時形成自由電子之傳導通道，進而達到例如電性耦接源極電極與汲極電極之目的。更進一步地，該通道層108之材料為未摻雜或是非故意摻雜之GaN，且該通道層108之厚度為50至1000nm，例如：50、100、150、200、250、300、350、400、450、500、550、600、650、700、750、800、850、900、950或1000nm。該阻障層110之材料為未摻雜或非故意摻雜之AlxGa1-xN，其中x係在大約0.1至大約1的範圍內；且該阻障層110之厚度為10至40nm，例如：10、15、20、25、30、35或40nm。
根據本發明之較佳實施例，該半導體基板100之層體結構由下而上分別為102、成核層104、緩衝層106、通道層108以及阻障層110；根據一更佳之實施例，該阻障層110上方可進一步包括一表層(Cap layer，未示於圖中)，其厚度為1.5至2nm，例如：1.5、1.6、1.7、1.8、1.9或2nm。其中，該基底102包括晶圓且須絕緣，例如以高品質單晶矽半導體材料製成之晶圓，例如藍寶石、GaN、GaAs、矽晶、Si之碳化矽(SiC)之任一多形體(包括纖維鋅礦)、AlN、InP或用於半導體之相似基底材料。該成核層104可包括未摻雜或非故意摻雜之AlN化合物。該緩衝層106係設置以彌補層體之間不匹配的情形，且其包括未摻雜、非故意摻雜或是碳摻雜之GaN。
圖4A至4D係呈現步驟S102中於半導體基板100上方對應閘極開口的位置形成一保護層200A之結構變化情形，請共同參閱圖1、圖4A至圖4D。首先，以適當的磊晶生長或是沉積製程將該保護層200A之材料設置在該半導體基板100上方；於此，該保護層200A須能夠承受高溫的磊晶製程；同時，其必須在晶格匹配特性上與該阻障層110有所差異，藉以能夠在製備過程中具有選擇性；再者，該保護層200A須避免產生過大的應力(stress)，且亦應避免與該阻障層110產生反應。較佳地，所述設置該保護層200A的製程係採用低壓化學氣相沉積法，且其製程溫度大於800℃，例如：850、900、950、1000、1050或1100℃等。另，該保護層200A之材料為SiO2、SiONx、或SiNx中的至少一種(x為大約0.1至1)，較佳地為SiNx。而該保護層200A之厚度D1為20至75nm，例如：20、25、30、35、40、45、50、55、60、65、70或75nm。根據本發明一些較佳的實施例，形成該保護層200A之前可先於該半導體基板100上方形成一具有相同材料之原位(in situ)介電層(未示於圖中)，其厚度為20至50nm，例如：20、25、30、35、40、45或50nm；不為特定理論所限制，該原位介電層可在不影響閾值電壓的情形下避免該阻障層110(請見圖3)受到汙染。
接續，搭配遮罩300A進行適當的蝕刻製程以將該保護層200A圖案化，以令其特定地設置於該半導體基板100上預定形成閘極電極的位置上，為後續之閘極開口提供保護；而其餘部分之該保護層200A則予以去除。詳言之，圖案化後對應個別閘極開口之該保護層200A的距離應大於等於7微米，例如：7、8、9、10微米，以避免在不具該保護層200A的區域形成材料時在邊緣有堆積之情形(pile up)。較佳地，所述距離即等同於後續製成元件的閘極寬度(Wg)。
圖5A及5B係呈現步驟S104中於該半導體基板100上方該保護層200A的周圍形成一覆蓋層112並去除該保護層200A之結構變化情形，請共同參閱圖1、圖5A及5B。於此以適當的磊晶生長或是沉積製程將該覆蓋層112之材料 設置在該半導體基板100上方。該覆蓋層112可用以提供較大的轉導上限、飽和電流、電流增益截止頻率、最大振盪頻率，並可降低汲極至源極的導通阻抗(Rds(ON))，其材料與該阻障層110(請見圖3)相同，其皆為未摻雜或非故意摻雜之AlxGa1-xN，其中x係在大約0.1至大約1的範圍內。該覆蓋層112之厚度為15至50nm，例如：15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49或50nm；根據本發明一些較佳的實施例，該覆蓋層112之厚度小於等於該保護層200A的二分之一。
基於該覆蓋層112材料之晶格匹配性質，其會選擇性地沉積在未被該保護層200A所覆蓋之表面上，換言之，該覆蓋層112係選擇性地形成於該保護層200A之周圍。不為特定理論所限制下，該覆蓋層112還能作為該阻障層110(請見圖3)之延伸，進而提高該通道層108(請見圖3)之電荷密度；較佳地，藉此可個別地調控電晶體中所含電荷量，以利獲得理想的崩潰電壓(Breakdown Voltage)。藉此，本發明較佳地更能同時將該阻障層110減薄，進而令後續製成的電晶體得以具備更高的閾值電壓(Vth)；具體而言，該阻障層之厚度可為12至25奈米，例如：12、13、14、15、16、17、18、19、20、21、22、23、24或25奈米。接續，選擇性地將該保護層200A去除以令該半導體基板100上預定形成閘極電極的位置暴露，並形成一閘極開口202。詳言之，基於該保護層200A與該覆蓋層112之間的結構及成分差異，於此可採用適當的蝕刻製程便能選擇性地將該保護層200A去除；藉此得以透過相較於先前技術更為簡易的方式形成該閘極開口202。
圖6A至6C係呈現步驟S106中於該閘極開口202上方圖案化形成一p型層P之結構變化情形，請共同參閱圖1以及圖6A至6C。於此，以適當的磊晶生長或是沉積製程將p型層P之材料設置在該半導體基板100上方；較佳地，所 述製程係採用金屬有機化學氣相沉積法，且其製程溫度為800至1200℃，例如：850、900、950、1000、1050、1100、1150或1200℃。
以材料而言，該p型層P可包含p型氮化鎵(p-GaN)、p型氮化鋁鎵(p-AlGaN)或p型碳化矽(p-SiC)；較佳地，該p型層P包含p型氮化鎵(p-GaN)，且其較佳地包含p型摻雜物，例如Mg。該p型層P由於其晶格匹配性質，其形成時會整體地沉積於該閘極開口202以及該覆蓋層112上方。
接續，搭配遮罩300B進行適當的蝕刻製程以將該p型層P圖案化，以令其特定地設置於該閘極開口202的位置上，進而形成一初步的閘極結構；而其餘部分之該p型層P則予以去除。根據本發明之一些實施例，該p型層P之厚度為50至90nm，例如：50、55、60、65、70、75、80、85、90nm。根據本發明之一些實施例，該p型層P之寬度為2.5至3μm，例如：2.5、2.6、2.7、2.8、2.9或3μm。
根據本發明一些較佳的實施例，當上述覆蓋層112之厚度設定為30至50nm，例如；30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49或50nm，則得以降低該p型層P對於下方該通道層108電荷之影響；藉此，以適當的磊晶生長或是沉積製程將p型層P之材料設置在該半導體基板100上方後，毋須進一步將該p型層P圖案化而令其限定於該閘極開口202的位置上，進而可以達到簡化製程的效果。
圖7A、7B及8係依序呈現步驟S108中於該覆蓋層112上方圖案化形成一第一介電層200B，並隔離平台之結構變化情形，請共同參閱圖2、圖7A、7B及8。首先，以適當的磊晶生長或是沉積製程將該第一介電層200B之材料整體地沉積於該半導體基板100上方；較佳地，所述製程係採用低壓化學氣相沉積法，且其製程溫度大於800℃，例如：850、900、950、1000、1050或1100℃等。另，該第一介電層200B之材料較佳為SiO2、SiONx、或SiNx中的至少一種(x為大約0.1至1)，且其可作為高電子遷移率電晶體中的場效電板(field plate)使用；而該第一介電層200B之厚度為150至300nm，例如：150、160、170、180、190、200、210、220、230、240、250、260、270、280、290或300nm。
接續，採用適當的蝕刻製程圖案化該第一介電層200B以定義預定作為源極及汲極電極的位置，並且進一步以適當的蝕刻製程執行平臺隔離之步驟，進而定義出主動區域M，以令元件之間可以獨立運作而不互相影響。根據本發明之一些實施例，所述平臺隔離之步驟除了採用適當的蝕刻製程以外，亦可採用一適當的離子佈植製程以改變層體的電阻，進而定義該主動區域M；較佳地，所述平臺隔離之步驟亦可採用上述兩種製程之組合。
圖9係呈現步驟S110中形成一源極開口204以及一汲極開口206之結構變化情形。請共同參閱圖2及圖9。於此步驟中，採用適當的蝕刻製程在該第一介電層200B上預定形成源極及汲極電極的位置分別進一步向下蝕刻至該通道層108以形成該源極開口204以及該汲極開口206。具體而言，該源極開口204以及該汲極開口206皆為一凹槽，具有至少一側面以及一底面(亦即該通道層108所暴露之面)，而該側面以及該底面之間的一夾角A1為30至90度，例如：30、35、40、45、50、55、60、65、70、75、80、85或90度，較佳地為60度。在不為特定理論所限制之下，該夾角A1在所述範圍內能令後續形成電極時的電極金屬得以更有效地與該阻障層110以及該通道層108接觸，進而利於二維電子氣區域的導通。
圖10及圖11係呈現步驟S112中，於該源極開口204以及該汲極開口206上方圖案化形成一歐姆接觸金屬層210A，並將該歐姆接觸金屬層210A合金化的結構變化情形；請共同參閱圖2、圖10及11。在此，搭配適當之遮罩並以適當的磊晶生長或是沉積製程形成歐姆接觸金屬層210A，接著去除所述遮罩，進而達成限制性地將歐姆接觸金屬層210A形成於該源極開口204以及該汲極開口206之目的。更進一步地，利用一合金化製程將形成於該源極開口204以及該汲極開口206之歐姆接觸金屬層210A合金化(如圖11所示)，進而分別形成源極電極204E以及汲極電極206E，並令高電子遷移率電晶體產生歐姆接觸。根據本發明之一些較佳實施例，由於該源極開口204以及該汲極開口206之底面已暴露該通道層108，在不為特定理論限制之下，所述合金化製程可採取實質上低於習用技術的製程溫度執行；較佳地為500至550℃，例如：500、510、520、530、540、550℃。根據本發明之又一些較佳實施例，所述產生歐姆接觸的方式亦可採用於該源極開口204以及該汲極開口206之底面分別形成一高度摻雜的n型氮化鎵層(未示於圖中)，其中的載子濃度較佳地係大於10 19ns*cm -3，更佳地係採用分子束磊晶(Molecular beam epitaxy, MBE)將其載子濃度設置為大於10 20ns*cm -3。藉此得以替代或簡化所述合金化製程。根據本發明之一些實施例，歐姆接觸金屬層210A可以能夠形成歐姆接點或是其他導電接面之任何適用導電材料所製成，較佳地可使用鈦(Ti)/鋁(Al)/鎳(Ni)/鉭(Ta)/鉬(Mo)/金(Au)。
圖12係呈現步驟S114中，圖案化形成一第二介電層200C之結構變化情形；請共同參閱圖2及圖12。形成該源極電極204E以及該汲極電極206E之後，接著圖案化形成該第二介電層200C以令其覆蓋部分該第一介電層200B。根據本發明之一些實施例，該第二介電層200C之材料可與該第一介電層200B相同或不同，較佳為SiO 2、SiON x、或SiN x中的至少一種(x為大約0.1至1)，且其可作為高電子遷移率電晶體中的場效電板(field plate)使用；根據本發明一更佳的實施例，該第一介電層200B及該第二介電層200C之材料不同，例如：該第一介電層200B之材料為SiN x，而該第二介電層200C之材料為SiO 2；藉此，當圖案化形成該第二介電層200C時，可以利用兩者的材料差異而達到選擇性蝕刻的效果。另，該第二介電層200C之厚度小於500nm，較佳地為200至300nm，例如： 200、210、220、230、240、250、260、270、280、290或300nm。除此之外，該第二介電層200C覆蓋該第一介電層200B之區域實質上位於該p型層P與該汲極電極206E之間；然而其具體覆蓋之區域大小並不為本案所限定。
圖13係呈現步驟S116中，圖案化形成一第一金屬層210B之結構變化情形。請共同參閱圖2以及圖13。於此步驟，圖案化形成該第一金屬層210B以令其覆蓋p型層P、部分第一介電層200B以及部分第二介電層200C。具體而言，得搭配適當之遮罩以適當的磊晶生長或是沉積製程形成第一金屬層210B，再去除所述遮罩，進而達成圖案化地形成第一金屬層210B之目的。詳言之，該第一金屬層210B覆蓋該p型層P後形成閘極電極202E，並同時覆蓋部分第一介電層200B以及部分第二介電層200C等區域；然而其具體覆蓋之區域大小並不為本案所限定。根據本發明之一些實施例，該第一金屬層210B可以任何能夠對半導體裝置進行偏壓或控制之導電材料製成，較佳地可使用鎳(Ni)/金(Au)或是鋯(Zr)/金(Au)。
圖14係呈現步驟S118中圖案化形成第二金屬層220之結構變化情形。請共同參閱圖2以及圖14。在執行步驟S116之後，進一步圖案化設置一第二金屬層220及跨接層(未示於圖中)。該第二金屬層220以及該跨接層皆係透過適當的磊晶生長或是沉積製程所形成，並搭配特定的遮罩及/或光阻予以圖案化；近而令其限制性地設置於該閘極電極202E以外的區域。該第二金屬層220係用以將不同元件之間的相同電極電性連接，且其係採用任意適用之導電材料所製成；而該跨接層則係用以不同電極之間的電性隔絕層，以避免不同電極在非需要的區塊導通，故其採用任意適用之非導電材料，例如：含矽材料。
根據本發明之一些實施例，在執行上述步驟後，較佳地可更進一步圖案化設置一鈍化層(未示於圖中)。該鈍化層係透過適當的磊晶生長或是沉積製程所形成，並搭配特定的遮罩及光阻予以圖案化；其係採用有機/無機介電材料所製成，較佳地，其材料可為SiO 2、SiON x、或SiN x中的至少一種(x為大約0.1至1)。
綜上所述，本發明所提供的高電子遷移率電晶體之製造方法中，由於妥善運用保護層與阻障層及覆蓋層在晶格匹配特性上的差異以及諸多優勢，而得以令p型層優先於形成源極及汲極電極前被圖案化地設置，進一步不但能避免良率下降以及導通阻抗升高的問題，更對於阻障層的厚度有更大的寬容度，而得以確保成品具有足夠的閾值電壓。是以，本發明所提供的高電子遷移率電晶體之製造方法相較於先前技術不但得以有效縮減成本及工時，亦可降低製程技術門檻，並能夠提高產品良率。
以上已將本發明做一詳細說明，惟以上所述者僅為本發明之較佳實施例而已，並非用以此限定本發明之範圍，即任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內當可進行之均等變化與修飾，皆仍屬本發明所涵蓋的保護範圍。
100：半導體基板 102 ：基底 104：成核層 106：緩衝層 108：通道層 110：阻障層 112：覆蓋層 200A：保護層 200B：第一介電層 200C：第二介電層 202：閘極開口 202E：閘極電極 204：源極開口 204E：源極電極 206：汲極開口 206E：汲極電極 210A：歐姆接觸金屬層 210B：第一金屬層 220：第二金屬層 300A, 300B：光阻 A1：夾角 M：主動區域 P：p型層 S100~S118：步驟
為讓本發明的上述與其他目的、特徵、優點與實施例能更淺顯易懂，所附圖式之說明如下： 圖1及圖2係本發明一實施例之高電子遷移率電晶體製造流程圖； 圖3至14分別係本發明實施例不同製造階段之高電子遷移率電晶體結構剖面示意圖。
根據慣常的作業方式，圖中各種特徵與元件並未依實際比例繪製，其繪製方式是為了以最佳的方式呈現與本發明相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號指稱相似的元件及部件。
無。
S100~S106：步驟

Claims (18)

  1. 一種高電子遷移率電晶體之製造方法，其包含以下步驟： (a) 提供一半導體基板，該半導體基板包含一通道層以及位於該通道層上方之一阻障層； (b) 於該半導體基板上方對應一閘極開口的位置形成一保護層； (c) 於該半導體基板上方該保護層周圍形成一覆蓋層，並去除該保護層以形成該閘極開口；以及 (d) 於該閘極開口以及該覆蓋層上方形成一p型層。
  2. 如請求項1所述之製造方法，其進一步包括以下步驟： (e) 於該覆蓋層上方圖案化形成一第一介電層，令其於對應一源極開口以及一汲極開口的位置暴露該覆蓋層，並且隔離平台； (f) 於對應該源極開口及該汲極開口的位置進行蝕刻製程，以形成該源極開口以及該汲極開口； (g) 於該源極開口及該汲極開口上方圖案化形成一歐姆接觸金屬層，並將該歐姆接觸金屬層合金化； (h) 圖案化形成一第二介電層，令其覆蓋部分該第一介電層； (i) 圖案化形成一第一金屬層，令其覆蓋於對應該源極開口、該閘極開口以及該汲極開口的位置，並且覆蓋部分該第一介電層以及部分該第二介電層；以及 (j) 圖案化形成一第二金屬層，令其覆蓋於對應該源極開口以及該汲極開口的位置，並令其覆蓋部分該第一金屬層。
  3. 如請求項1所述之製造方法，其中完成步驟(d)後，進一步將該p型層圖案化為限定於該閘極開口上方。
  4. 如請求項1所述之製造方法，其中該保護層之成分為氮化矽，且其厚度大於該覆蓋層之厚度。
  5. 如請求項4所述之製造方法，其中該保護層之厚度為20至75奈米。
  6. 如請求項1所述之製造方法，其中該覆蓋層之厚度為15至50奈米，且該阻障層之厚度為12至25奈米。
  7. 如請求項1所述之製造方法，其中該覆蓋層之材質與該阻障層之材質相同。
  8. 如請求項1所述之製造方法，其中形成該保護層係採用低壓化學氣相沉積(Low Pressure CVD, LPCVD)製程。
  9. 如請求項1所述之製造方法，其中在形成該保護層之前，進一步包括下列步驟： 於該阻障層上方形成一原位介電層。
  10. 如請求項9所述之製造方法，該原位介電層之厚度為20至50奈米。
  11. 如請求項1所述之製造方法，其中該p型層之寬度為2.5至3微米。
  12. 如請求項2所述之製造方法，其中該第一介電層覆蓋部分該p型層。
  13. 如請求項2所述之製造方法，其中圖案化形成該第一介電層係採用低壓化學氣相沉積(Low Pressure CVD, LPCVD)製程。
  14. 如請求項2所述之製造方法，其中該源極開口以及該汲極開口分別係一暴露該通道層之凹槽。
  15. 如請求項14所述之製造方法，其中該凹槽具有至少一側面以及一底面，而該側面與該底面之夾角為30至90度。
  16. 如請求項14所述之製造方法，其中將該歐姆接觸金屬層合金化之製程溫度為500至550℃。
  17. 如請求項2所述之製造方法，其中圖案化形成該第二介電層係採用電漿輔助化學氣相沉積(Plasma-Enhanced CVD, PECVD)製程。
  18. 如請求項2所述之製造方法，其中該第二介電層之厚度小於等於500奈米。
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