JP2021190647A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 ゲート電極直下のゲート絶縁膜における電界集中を緩和する半導体装置とその製造方法を提供することである。【解決手段】 半導体装置１００は、第３半導体層１４０と、ゲート絶縁膜ＩＦ１０と、ゲート電極Ｇ１と、パッシベーション膜ＰＳＦ１０と、を有する。ゲート絶縁膜ＩＦ１０は、ゲート電極Ｇ１と接触するゲート電極接触領域ＩＦ１１と、ゲート電極Ｇ１と接触しないゲート電極非接触領域ＩＦ１２と、を有する。パッシベーション膜ＰＳＦ１０の誘電率はゲート絶縁膜ＩＦ１０の誘電率より大きい。ゲート電極接触領域ＩＦ１１の膜厚ｔ１とゲート電極非接触領域ＩＦ１２の膜厚ｔ２とが次式 ０．８ ≦ ｔ２／ｔ１ ＜ １ を満たす。【選択図】図３

Description

本明細書の技術分野は、半導体装置とその製造方法に関する。
ＧａＮに代表されるIII 族窒化物半導体は、高い絶縁破壊電界と高い融点とを備えている。そのため、III 族窒化物半導体は、ＧａＡｓ系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いる半導体装置が研究開発されている。
このような半導体装置として、例えば、ＭＩＳ型半導体装置がある。ＭＩＳ型半導体装置では、III 族窒化物半導体の上に絶縁膜があり、その絶縁膜の上にゲート電極がある。例えば、特許文献１には、ＧａＮ系半導体とゲート絶縁膜７とゲート電極８とを有する半導体素子が開示されている（特許文献１の段落［００１８］）。また、ゲート絶縁膜７として、ＳｉＯ2 、Ｇａ2 Ｏ3 、ＭｇＯ、ＺｒＯ2 、Ａｌ2 Ｏ3 、ＴｉＯ2 、Ｇｄ2 Ｏ3 等の酸化物を用いることができることが開示されている（特許文献１の段落［００１８］）。また、ゲート電極８とソース電極９との間には、ゲート絶縁膜７とは別の絶縁膜１１を配置している（特許文献１の図１）。
特開２００８−１９８７８７号公報
特許文献１の半導体素子においては、ゲート電極８の端部付近の絶縁膜に強い電界がかかり、ゲート電極８とソース電極９との間に急激な電流が流れるおそれがある。このような急激な電流は素子の破壊につながるおそれがある。このため、ゲート電極直下のゲート絶縁膜の周辺の電界集中を緩和することが好ましい。なお、特許文献１に限らず、一般に、ゲート電極の端部の周囲には局所的に強い電界が形成されやすい。
本明細書の技術が解決しようとする課題は、ゲート電極直下のゲート絶縁膜における電界集中を緩和する半導体装置とその製造方法を提供することである。
第１の態様における半導体装置は、半導体層と、半導体層の上のゲート絶縁膜と、ゲート絶縁膜の上のゲート電極と、ゲート電極の上のパッシベーション膜と、を有する。ゲート絶縁膜は、ゲート電極と接触するゲート電極接触領域と、ゲート電極と接触しないゲート電極非接触領域と、を有する。パッシベーション膜の誘電率はゲート絶縁膜の誘電率より大きい。ゲート電極接触領域の膜厚とゲート電極非接触領域の膜厚とが次式
０．８ ≦ ｔ２／ｔ１ ＜ １
ｔ１：ゲート電極接触領域の膜厚
ｔ２：ゲート電極非接触領域の膜厚
を満たす。
この半導体装置は、ゲート絶縁膜を有する。ゲート絶縁膜は、ゲート電極接触領域とゲート電極非接触領域とを有する。ゲート電極非接触領域の膜厚がゲート電極接触領域の膜厚よりも薄い。このため、ゲート電極の外縁部の周辺において、２箇所で比較的強い電界が形成される。このように電界強度が強い箇所が分散されるため、ゲート電極の外縁部の周辺における電界集中が緩和される。
本明細書では、ゲート電極直下のゲート絶縁膜における電界集中を緩和する半導体装置とその製造方法が提供されている。
第１の実施形態の半導体装置１００の概略構成図である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の周辺の構造を示す図である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の周辺の電界について説明するための図である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の成膜方法を説明するための図（その１）である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の成膜方法を説明するための図（その２）である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の成膜方法を説明するための図（その３）である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の成膜方法を説明するための図（その４）である。 第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の成膜方法を説明するための図（その５）である。 第２の実施形態の半導体装置２００の概略構成図である。 ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を７５ｎｍとしたときの電界強度分布を示す図である。 ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を８０ｎｍとしたときの電界強度分布を示す図である。 ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を４０ｎｍとしたときの電界強度分布を示す図である。 ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を１０ｎｍとしたときの電界強度分布を示す図である。 ゲート電極接触領域の膜厚ｔ１を８０ｎｍまたは５０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を変えたときの最大電界強度を示すグラフである。 ゲート電極接触領域の膜厚ｔ１を８０ｎｍまたは５０ｎｍとするとともにゲート電極接触領域の膜厚ｔ１に対するゲート電極非接触領域の膜厚ｔ２の比を変えたときの最大電界強度を示すグラフである。 ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が７０ｎｍである半導体装置における電流特性を示すグラフ（その１）である。 ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が７０ｎｍである半導体装置における電流特性を示すグラフ（その２）である。 ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が５０ｎｍである半導体装置における電流特性を示すグラフ（その１）である。 ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が５０ｎｍである半導体装置における電流特性を示すグラフ（その２）である。
以下、具体的な実施形態について、半導体装置とその製造方法を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、第１導電型はｎ型を表し、第２導電型はｐ型を表す。ただし、第１導電型はｐ型を表し、第２導電型はｎ型を表してもよい場合がある。
（第１の実施形態）
１．半導体装置
図１は、第１の実施形態の半導体装置１００の概略構成図である。半導体装置１００は、縦型ＭＯＳＦＥＴである。図１に示すように、半導体装置１００は、導電性基板１１０と、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、ボディ電極Ｂ１と、ソース電極Ｓ１と、ドレイン電極Ｄ１と、ゲート電極Ｇ１と、ゲート絶縁膜ＩＦ１０と、パッシベーション膜ＰＳＦ１０と、保護膜ＰＴＦ１０と、を有する。なお、ゲート電極Ｇ１は、ゲートパッド電極（図示せず）を有する。
導電性基板１１０は、導電性材料からなる基板である。導電性基板１１０は、第１面１１０ａと第２面１１０ｂとを有する。第１面１１０ａと第２面１１０ｂとは互いに正反対の面である。第１面１１０ａは、半導体層を形成する面である。第２面１１０ｂは、ドレイン電極Ｄ１を形成する面である。例えば、第１面１１０ａは＋ｃ面（Ｇａ面）であり、第２面１１０ｂは−ｃ面（Ｎ面）である。導電性基板１１０は、例えば、ＧａＮ基板である。ＧａＮ基板の材質は多くの場合ｎＧａＮである。導電性基板１１０としてその他の導電性材料を用いてもよいが、導電性基板１１０がIII 族窒化物半導体であれば、上層の半導体を成膜するのに好適である。
第１半導体層１２０は、導電性基板１１０の第１面１１０ａの上に形成されている。第１半導体層１２０は第１導電型のIII 族窒化物半導体層である。第１半導体層１２０は、例えば、ｎＧａＮである。第１半導体層１２０の膜厚は、例えば、５μｍ以上２０μｍ以下である。
第２半導体層１３０は、第１半導体層１２０の上に形成されている。第２半導体層１３０は、第２導電型のIII 族窒化物半導体層である。第２半導体層１３０は、例えば、ｐＧａＮである。第２半導体層１３０の膜厚は、例えば、０．５μｍ以上１．５μｍ以下である。
第３半導体層１４０は、第２半導体層１３０の上に形成されている。第３半導体層１４０は、第１導電型のIII 族窒化物半導体層である。第３半導体層１４０は、例えば、ｎ+ ＧａＮである。第３半導体層１４０の膜厚は、例えば、０．１μｍ以上０．６μｍ以下である。
ボディ電極Ｂ１は、第２半導体層１３０から正孔を引き抜くための電極である。ボディ電極Ｂ１は、リセスＲ１に形成されている。リセスＲ１は、第３半導体層１４０を貫通し、第２半導体層１３０の途中まで達する凹部である。ボディ電極Ｂ１は、第２半導体層１３０と、第３半導体層１４０と、ソース電極Ｓ１と、に接触している。
ソース電極Ｓ１は、第３半導体層１４０およびボディ電極Ｂ１の上に形成された電極である。ソース電極Ｓ１は、第３半導体層１４０に接触している。そのためソース電極Ｓ１は、第３半導体層１４０に電流を注入することができる。ソース電極Ｓ１は、ボディ電極Ｂ１に接触している。そのため、ソース電極Ｓ１とボディ電極Ｂ１とは等電位である。
ドレイン電極Ｄ１は、導電性基板１１０の第２面１１０ｂの上に形成された電極である。前述のように、第２面１１０ｂは、例えば、−ｃ面である。
ゲート電極Ｇ１は、トレンチＴＲ１の箇所にゲート絶縁膜ＩＦ１０を介して形成された電極である。トレンチＴＲ１は、第３半導体層１４０と、第２半導体層１３０と、を貫通し、第１半導体層１２０の途中まで達する凹部である。ゲート電極Ｇ１は、ソース電極Ｓ１に向かって延伸している。ゲート電極Ｇ１は、半導体層と直接接触していない。ゲート電極Ｇ１の材質は、例えば、ＴｉＮである。
２．ゲート絶縁膜の周辺構造
図２は、第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の周辺の構造を示す図である。図２に示すように、ゲート絶縁膜ＩＦ１０は、トレンチＴＲ１の半導体層の上に形成されている。ゲート電極Ｇ１は、ゲート絶縁膜ＩＦ１０の上に形成されている。パッシベーション膜ＰＳＦ１０は、ゲート電極Ｇ１の上に形成されている。
２−１．ゲート絶縁膜
ゲート絶縁膜ＩＦ１０は、ゲート電極Ｇ１と各半導体層とを絶縁する絶縁膜である。ゲート絶縁膜ＩＦ１０は、ゲート電極Ｇ１と第３半導体層１４０との間に位置している。ゲート絶縁膜ＩＦ１０の材質は、例えば、ＳｉＯ2 である。
ゲート絶縁膜ＩＦ１０は、トレンチＴＲ１を全体的に覆っている。ゲート絶縁膜ＩＦ１０は、トレンチＴＲ１の箇所で第１半導体層１２０の底面および側面と、第２半導体層１３０の側面と、第３半導体層１４０の側面と、を覆うとともに、第３半導体層１４０の表面の一部を覆っている。
ゲート絶縁膜ＩＦ１０は、トレンチＴＲ１の箇所で第１半導体層１２０と第２半導体層１３０と第３半導体層１４０と接触し、第３半導体層１４０の上で第３半導体層１４０と接触している。ゲート絶縁膜ＩＦ１０は、ゲート電極Ｇ１と、接触している。
ゲート絶縁膜ＩＦ１０は、ゲート電極Ｇ１と接触するゲート電極接触領域ＩＦ１１とゲート電極Ｇ１と接触しないゲート電極非接触領域ＩＦ１２とを有する。ゲート電極接触領域ＩＦ１１は、ゲート電極Ｇ１の直下に位置している。ゲート電極非接触領域ＩＦ１２は、ゲート電極Ｇ１の外縁の外側に位置している。
ゲート絶縁膜ＩＦ１０は、ゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２との境界に段差Ｋ１を有する。段差Ｋ１があるため、ゲート電極非接触領域ＩＦ１２の表面は、ゲート電極接触領域ＩＦ１１の表面の延長上に一致しない。
ゲート絶縁膜ＩＦ１０は、段差Ｋ１の箇所に側面ＩＦ１０ａを有する。ゲート絶縁膜ＩＦ１０の側面ＩＦ１０ａは、ゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２との境界となる面である。ゲート電極Ｇ１は、外縁部に側面Ｇ１ａを有する。ゲート絶縁膜ＩＦ１０の側面ＩＦ１０ａは、ゲート電極Ｇ１の側面Ｇ１ａの延長上に存在する。もちろん、後述する製造工程における加工精度により、ゲート絶縁膜ＩＦ１０の側面ＩＦ１０ａを延長した面は、ゲート電極Ｇ１の側面Ｇ１ａと加工精度の範囲内でわずかにずれることがある。
ゲート電極接触領域ＩＦ１１の膜厚ｔ１はゲート電極非接触領域ＩＦ１２の膜厚ｔ２よりも厚い。ゲート電極接触領域ＩＦ１１の膜厚ｔ１は、例えば、４０ｎｍ以上１６０ｎｍ以下である。
ゲート電極接触領域ＩＦ１１の膜厚ｔ１とゲート電極非接触領域ＩＦ１２の膜厚ｔ２とは次式を満たす。
０．８ ≦ ｔ２／ｔ１ ＜ １ ………（１）
ｔ１：ゲート電極接触領域の膜厚
ｔ２：ゲート電極非接触領域の膜厚
ゲート電極接触領域ＩＦ１１の膜厚ｔ１とゲート電極非接触領域ＩＦ１２の膜厚ｔ２とは次式を満たすと好ましい。
０．９ ≦ ｔ２／ｔ１ ≦ ０．９８ ………（２）
ｔ１：ゲート電極接触領域の膜厚
ｔ２：ゲート電極非接触領域の膜厚
２−２．パッシベーション膜
パッシベーション膜ＰＳＦ１０は、ゲート電極Ｇ１が外部と電荷の授受を行うことを抑制する膜である。パッシベーション膜ＰＳＦ１０は、ゲート電極Ｇ１と、側面ＩＦ１０ａと、ゲート電極非接触領域ＩＦ１２の上面ＩＦ１２ａと、の上を覆う絶縁膜である。パッシベーション膜ＰＳＦ１０は、ゲート電極Ｇ１と、ゲート絶縁膜ＩＦ１０のゲート電極非接触領域ＩＦ１２と、保護膜ＰＴＦ１０と、接触している。パッシベーション膜ＰＳＦ１０は、ゲート絶縁膜ＩＦ１０のゲート電極接触領域ＩＦ１１の上面と接触していない。
また、パッシベーション膜ＰＳＦ１０は、ゲート電極Ｇ１の側面Ｇ１ａとゲート絶縁膜ＩＦ１０の側面ＩＦ１０ａと接触している。ゲート絶縁膜ＩＦ１０の側面ＩＦ１０ａは、ゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２との境界に位置している。この側面ＩＦ１０ａの箇所で、ゲート絶縁膜ＩＦ１０の膜厚が変わる。パッシベーション膜ＰＳＦ１０は、ゲート絶縁膜ＩＦ１０の段差Ｋ１に沿って形成されている。
パッシベーション膜ＰＳＦ１０の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。
パッシベーション膜ＰＳＦ１０の誘電率は、ゲート絶縁膜ＩＦ１０の誘電率よりも大きい。パッシベーション膜ＰＳＦ１０の材質は、例えば、Ａｌ2 Ｏ3 である。
２−３．保護膜
保護膜ＰＴＦ１０は、半導体層の表面を保護する絶縁膜である。保護膜ＰＴＦ１０は、第３半導体層１４０およびパッシベーション膜ＰＳＦ１０の上を覆っている。保護膜ＰＴＦ１０は、第３半導体層１４０とパッシベーション膜ＰＳＦ１０とゲート絶縁膜ＩＦ１０の側面とソース電極Ｓ１の一部と接触している。
保護膜ＰＴＦ１０の膜厚は、例えば、３００ｎｍ以上１０００ｎｍ以下である。保護膜ＰＴＦ１０の材質は、例えば、ＳｉＯ2 である。
３．ゲート絶縁膜の周辺の電界
図３は、第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０の周辺の電界について説明するための図である。
第１の実施形態では、ゲート電極Ｇ１の直下のゲート電極接触領域ＩＦ１１の膜厚ｔ１が厚く、ゲート電極Ｇ１の外側のゲート電極非接触領域ＩＦ１２の膜厚ｔ２が薄くなっている。また、これらの膜厚ｔ１、ｔ２は式（１）を満たす。
また、パッシベーション膜ＰＳＦ１０の誘電率は、ゲート絶縁膜ＩＦ１０の誘電率よりも大きい。
このため、図３に示すように、ゲート電極Ｇ１の側面Ｇ１ａの周辺では、箇所Ｑ１および箇所Ｑ２の２箇所において電界強度が強い。
箇所Ｑ１は、ゲート電極Ｇ１の端部である側面Ｇ１ａであってゲート絶縁膜ＩＦ１０のゲート電極接触領域ＩＦ１１と接触している箇所である。箇所Ｑ１は、ゲート電極Ｇ１とゲート絶縁膜ＩＦ１０とパッシベーション膜ＰＳＦ１０とが接触している。
箇所Ｑ２は、ゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２との境界であってゲート電極接触領域ＩＦ１１の側面ＩＦ１０ａとゲート電極非接触領域ＩＦ１２の上面ＩＦ１２ａとが交差する箇所である。上面ＩＦ１２ａは、ゲート絶縁膜ＩＦ１０が半導体層と接触する面の反対側の面である。箇所Ｑ２は、ゲート絶縁膜ＩＦ１０とパッシベーション膜ＰＳＦ１０とが接触する箇所であってパッシベーション膜ＰＳＦ１０が角部を形成する箇所である。
後述するように、ゲート電極Ｇ１の側面Ｇ１ａの周囲の電界は、箇所Ｑ１と箇所Ｑ２とにおいて強い。電界が強い箇所が２箇所に分散されるため、ゲート電極Ｇ１の側面Ｇ１ａの周囲の電界集中は緩和される。つまり、ゲート電極Ｇ１の側面Ｇ１ａの周囲において、局所的な強電界が形成されることが抑制されている。
４．ゲート絶縁膜の成膜方法
第１の実施形態では、ゲート絶縁膜ＩＦ１０をゲート電極Ｇ１とともに形成する。
４−１．絶縁膜成膜工程（ゲート絶縁膜成膜工程）
図４に示すように、トレンチＴＲ１およびリセスＲ１を形成された第３半導体層１４０の表面に一様に絶縁膜Ｉ１を成膜する。この絶縁膜Ｉ１はゲート絶縁膜ＩＦ１０となる膜である。成膜方法は、例えば、反応性スパッタリング、ＣＶＤ法、ＡＬＤ法である。ＡＬＤ法の場合には、オゾンや酸素プラズマを酸素源として用いるとよい。絶縁膜Ｉ１の膜厚は、例えば、４０ｎｍ以上１６０ｎｍ以下である。また、絶縁膜Ｉ１に熱処理を施してもよい。
４−２．電極層形成工程（ゲート電極形成工程）
図４に示すように、一様な絶縁膜Ｉ１の上に電極層ＥＬ１を一様に形成する。この電極層ＥＬ１はゲート電極Ｇ１となる金属層または合金層である。そのため、この電極層ＥＬ１の積層構造はゲート電極Ｇ１と同様である。
４−３．レジスト塗布工程
図５に示すように、電極層ＥＬ１の上にレジストＲＳ１を塗布する。
４−４．露光現像工程
図６に示すように、レジストＲＳ１の一部を露光および現像し、レジストＲＳ１を部分的に除去する。レジストＲＳ１が残留している領域の直下の電極層ＥＬ１は、ゲート電極Ｇ１として残留する領域である。
４−５．エッチング工程
４−５−１．ゲート電極エッチング工程
図７に示すように、電極層ＥＬ１をエッチングする。例えば、Ｃｌ2 とＢＣｌ3 との混合ガスを用いたＩＣＰにより電極層ＥＬ１をエッチングする。これにより、レジストＲＳ１に覆われていない電極層ＥＬ１は除去される。つまり、電極層ＥＬ１のうちゲート電極Ｇ１として残留させる領域以外の領域をエッチングする。
４−５−２．ゲート絶縁膜エッチング工程
そして、エッチングを継続する。電極層ＥＬ１の下の絶縁膜Ｉ１を膜厚がｔ２になるまでエッチングする。これにより、レジストＲＳ１で覆われている領域の絶縁膜Ｉ１の膜厚がｔ１となり、レジストＲＳ１で覆われていない領域の絶縁膜Ｉ１の膜厚がｔ２となる。つまり、ゲート電極非接触領域ＩＦ１２の膜厚がｔ２となるまでゲート電極非接触領域ＩＦ１２をエッチングする。以上により、ゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２とが形成される。
４−６．レジスト除去工程
図８に示すように、レジストＲＳ１を剥離させて除去する。
４−７．半導体露出工程工程
次に、ボディ電極Ｂ１およびソース電極Ｓ１の形成領域に存在する絶縁膜Ｉ１を除去する。これにより、ボディ電極Ｂ１およびソース電極Ｓ１を形成するための半導体層が露出する。例えば、ＣＦ4 、Ｃ4 Ｆ6 等のフッ素系ガスを用いたエッチングを実施してもよい。その際に、別途レジストを用いればよい。
５．半導体装置の製造方法
５−１．半導体層形成工程
導電性基板１１０の上に第１半導体層１２０、第２半導体層１３０、第３半導体層１４０をこの順序で成長させる。そのために、例えば、ＭＯＣＶＤ法を用いればよい。または、その他の気相成長法を用いてもよい。
５−２．凹部形成工程
トレンチＴＲ１およびリセスＲ１を形成する。その際にドライエッチングを用いればよい。例えば、塩素系のガスを用いたＩＣＰによりエッチングを実施すればよい。
５−３．ゲート絶縁膜成膜工程およびゲート電極形成工程
第３半導体層１４０の上にゲート絶縁膜ＩＦ１０およびゲート電極Ｇ１を形成する。前述の絶縁膜の成膜方法を用いればよい。これにより、ゲート絶縁膜ＩＦ１０およびゲート電極Ｇ１が形成される。
５−４．パッシベーション膜成膜工程
次に、ゲート電極Ｇ１の上にパッシベーション膜ＰＳＦ１０を成膜する。例えば、パッシベーション膜ＰＳＦ１０をゲート電極Ｇ１等の上の全面に成膜した後に、図２となるように別途レジストを用いて不要な部分を除去すればよい。
５−５．ボディ電極形成工程
リセスＲ１の箇所にボディ電極Ｂ１を形成する。そのためには、ＡＬＤ法、スパッタリング等の成膜技術を用いればよい。
５−６．ソース電極形成工程
ボディ電極Ｂ１の上にソース電極Ｓ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
５−７．ドレイン電極形成工程
導電性基板１１０の第２面１１０ｂの上にドレイン電極Ｄ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
５−８．保護膜成膜工程
次に、各電極のパッド電極部分以外の部分を保護膜ＰＴＦ１０で覆う。
５−９．素子分離工程
そして、ウエハから半導体装置１００を切り出し、各々の独立した半導体装置１００を製造する。
５−１０．その他の工程
熱処理工程等、その他の工程を適宜実施してもよい。また、適宜ウェットエッチングを実施してもよい。以上により、半導体装置１００が得られる。
６．第１の実施形態の効果
第１の実施形態の半導体装置１００のゲート絶縁膜ＩＦ１０は、ゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２とを有する。ゲート電極接触領域ＩＦ１１の膜厚ｔ１とゲート電極非接触領域ＩＦ１２の膜厚ｔ２とは次式 ０．８ ≦ ｔ２／ｔ１ ＜１ を満たす。このため、ゲート電極Ｇ１の外縁部の周辺において、図３に示すように、箇所Ｑ１および箇所Ｑ２の２箇所で比較的強い電界が形成される。このように電界強度が強い箇所が分散されるため、ゲート電極Ｇ１の外縁部周辺のゲート絶縁膜ＩＦ１０の近傍において電界集中が緩和される。この結果、ゲート電極Ｇ１とソース電極Ｓ１との間に急激な電流が流れることが抑制される。これにより、半導体装置１００の耐圧性は従来に比べて向上している。
７．変形例
７−１．ゲート絶縁膜の材質
ゲート絶縁膜ＩＦ１０の材質は、例えば、ＳｉＯ2 、Ｇａ2 Ｏ3 、ＭｇＯ、ＺｒＯ2 、Ａｌ2 Ｏ3 、ＴｉＯ2 、Ｇｄ2 Ｏ3 などの酸化物、ＳｉＮ、ＡｌＮ等の窒化物、ＳｉＯＮ、ＡｌＯＮ等の酸窒化物のいずれであってもよい。ただし、ゲート絶縁膜ＩＦ１０の誘電率は、パッシベーション膜ＰＳＦ１０の誘電率より小さい。
７−２．パッシベーション膜の材質
パッシベーション膜ＰＳＦ１０の材質は、例えば、ＳｉＯ2 、Ｇａ2 Ｏ3 、ＭｇＯ、ＺｒＯ2 、Ａｌ2 Ｏ3 、ＴｉＯ2 、Ｇｄ2 Ｏ3 などの酸化物、ＳｉＮ、ＡｌＮ等の窒化物、ＳｉＯＮ、ＡｌＯＮ等の酸窒化物のいずれであってもよい。ただし、パッシベーション膜ＰＳＦ１０の誘電率は、ゲート絶縁膜ＩＦ１０の誘電率より大きい。
７−３．保護膜の材質
保護膜ＰＴＦ１０の材質は、例えば、ＳｉＯ2 、Ｇａ2 Ｏ3 、ＭｇＯ、ＺｒＯ2 、Ａｌ2 Ｏ3 、ＴｉＯ2 、Ｇｄ2 Ｏ3 などの酸化物、ＳｉＮ、ＡｌＮ等の窒化物、ＳｉＯＮ、ＡｌＯＮ等の酸窒化物、ポリイミド等の有機絶縁膜のいずれであってもよい。
７−４．基板
導電性基板１１０はＧａＮ基板以外の導電性基板を用いてもよい。その他の導電性基板として、例えば、導電性Ｓｉ基板が挙げられる。
７−５．半導体の種類
半導体層の種類はIII 族窒化物半導体層以外の半導体であってもよい。
７−６．エッチング工程
第１の実施形態のエッチング工程では、ゲート電極エッチング工程とゲート絶縁膜エッチング工程とを連続で実施する。ゲート電極エッチング工程とゲート絶縁膜エッチング工程とを別々に実施してもよい。例えば、ゲート電極エッチング工程とゲート絶縁膜エッチング工程とでエッチングガスを切り替えてもよい。例えば、ゲート電極エッチング工程を塩素系ガスを用いたプラズマエッチングにより実施し、ゲート絶縁膜エッチング工程をフッ素系ガスを用いたプラズマエッチングにより実施してもよい。また、ゲート電極エッチング工程をドライエッチングにより実施し、ゲート絶縁膜エッチング工程をウェットエッチングにより実施してもよい。ウェットエッチングの際には、例えば、フッ酸を用いることができる。このように、エッチング工程は、ドライエッチング工程であってもウェットエッチング工程であってもよい。ただし、ゲート電極Ｇ１およびゲート絶縁膜ＩＦ１０等の材料に依存する。
７−７．エッチングレート
また、ゲート電極エッチング工程とゲート絶縁膜エッチング工程とでエッチングレートを変えてもよい。ゲート絶縁膜ＩＦ１０は、最終的には残留させるため、ゲート絶縁膜ＩＦ１０のエッチングレートは、ゲート電極Ｇ１のエッチングレートより遅いことが好ましい。ゲート電極Ｇ１のエッチングレートは、例えば、１００ｎｍ／ｍｉｎ以上２５０ｎｍ／ｍｉｎ以下である。ゲート絶縁膜ＩＦ１０のエッチングレートは、例えば、１５ｎｍ／ｍｉｎ以上５０ｎｍ／ｍｉｎ以下である。
７−８．パッシベーション膜成膜工程
パッシベーション膜ＰＳＦ１０の成膜をゲート絶縁膜ＩＦ１０およびゲート電極Ｇ１を形成した後に実施し、パッシベーション膜ＰＳＦ１０を成膜後に、ボディ電極Ｂ１およびソース電極Ｓ１を形成するための半導体層を露出させる半導体層露出工程を実施してもよい。
７−９．その他の工程
エッチング工程以外の方法でゲート電極接触領域ＩＦ１１とゲート電極非接触領域ＩＦ１２とを形成してもよい。例えば、ゲート電極非接触領域ＩＦ１２の膜厚ｔ２で絶縁膜を成膜し、その後、ゲート電極接触領域ＩＦ１１の膜厚ｔ１までゲート電極接触領域ＩＦ１１の絶縁膜を成膜してもよい。
７−１０．組み合わせ
上記の変形例を自由に組み合わせてよい。
（第２の実施形態）
第２の実施形態について説明する。
１．半導体装置
図９は、第２の実施形態の半導体装置２００の概略構成図である。半導体装置２００は、ＨＥＭＴである。半導体装置２００は、基板２１０と、第１半導体層２２０と、第２半導体層２３０と、第３半導体層２４０と、ソース電極Ｓ２と、ドレイン電極Ｄ２と、ゲート電極Ｇ２と、ゲート絶縁膜ＩＦ２０と、パッシベーション膜ＰＳＦ２０と、保護膜ＰＴＦ２０と、を有する。半導体装置２００はトレンチを有さない。また、半導体装置２００は、ゲートパッド電極（図示せず）を有する。
第１半導体層２２０と、第２半導体層２３０と、第３半導体層２４０とは、III 族窒化物半導体層である。第１半導体層２２０は、下地層である。第１半導体層２２０は、例えば、ＧａＮ層である。第２半導体層２３０は、キャリア走行層である。第２半導体層２３０は、例えば、ＧａＮ層である。第３半導体層２４０は、キャリア供給層である。第３半導体層２４０は、例えば、ＡｌＧａＮ層である。
ゲート絶縁膜ＩＦ２０は、ゲート電極接触領域ＩＦ２１とゲート電極非接触領域ＩＦ２２とを有する。
ゲート電極接触領域ＩＦ２１の膜厚ｔ３とゲート電極非接触領域ＩＦ２２の膜厚ｔ４とは次式を満たす。
０．８ ≦ ｔ４／ｔ３ ＜ １ ………（３）
ｔ３：ゲート電極接触領域の膜厚
ｔ４：ゲート電極非接触領域の膜厚
ゲート電極接触領域ＩＦ２１の膜厚ｔ３とゲート電極非接触領域ＩＦ２２の膜厚ｔ４とは次式を満たすと好ましい。
０．９ ≦ ｔ４／ｔ３ ≦ ０．９８ ………（４）
ｔ３：ゲート電極接触領域の膜厚
ｔ４：ゲート電極非接触領域の膜厚
２．第２の実施形態の効果
第２の実施形態の半導体装置２００のゲート絶縁膜ＩＦ２０は、ゲート電極接触領域ＩＦ２１とゲート電極非接触領域ＩＦ２２とを有する。ゲート電極接触領域ＩＦ２１の膜厚ｔ３とゲート電極非接触領域ＩＦ２２の膜厚ｔ４とは次式 ０．８ ≦ ｔ４／ｔ３ ＜１ を満たす。このため、第１の実施形態と同様に、ゲート電極Ｇ２の側面Ｇ２ａの周囲のゲート絶縁膜ＩＦ２０の箇所で強い電界が形成されることが抑制される。
３．変形例
第１の実施形態の変形例と自由に組み合わせてよい。
（シミュレーション）
ゲート絶縁膜におけるゲート電極接触領域の膜厚とゲート電極非接触領域の膜厚とを変えたときの電界強度分布についてシミュレーションを実施した。ゲート絶縁膜の材質は、ＳｉＯ2 であった。シミュレーションにおいてＳｉＯ2 の比誘電率の値として３．９を用いた。パッシベーション膜の材質は、Ａｌ2 Ｏ3 であった。シミュレーションにおいてＡｌ2 Ｏ3 の比誘電率の値として９．０を用いた。
１．電界強度が強い箇所
１−１．式（１）を満たす場合
図１０は、ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を７５ｎｍとしたときの電界強度分布を示す図である。図１０においてゲート電極の文字がある周囲にゲート電極が配置されている。ゲート電極は金属であるため、その表面は等電位である。図１０の「領域１」はゲート電極接触領域に該当する。図１０の「領域２」はゲート電極非接触領域に該当する。図１０の「パッシベーション膜」はパッシベーション膜に該当する。
図１０におけるｔ２／ｔ１の値は０．９３７５である。図１０に示すように、図３の箇所Ｑ１および箇所Ｑ２に該当する２箇所で電界が強い。この場合には、強い電界が形成される箇所が２箇所に分散されている。このため、箇所Ｑ１および箇所Ｑ２における電界強度は、分散が無い場合の電界強度よりも弱い。
１−２．式（１）を満たさない場合（ｔ１＝ｔ２）
図１１は、ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を８０ｎｍとしたときの電界強度分布を示す図である。この場合には、ゲート電極接触領域の膜厚ｔ１とゲート電極非接触領域の膜厚ｔ２とが等しい。図１１におけるｔ２／ｔ１の値は１である。この場合には、ＳｉＯ2 とＡｌ2 Ｏ3 との接触面であってゲート電極と接触する箇所において強い電界が形成されている。
１−３．式（１）を満たさない場合（ｔ１＝２・ｔ２）
図１２は、ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を４０ｎｍとしたときの電界強度分布を示す図である。この場合には、図１２におけるｔ２／ｔ１の値は０．５である。この場合には、図１１の場合と同様に、ＳｉＯ2 とＡｌ2 Ｏ3 との接触面であってゲート電極と接触する箇所において強い電界が形成されている。
１−４．式（１）を満たさない場合（ｔ１＝８・ｔ２）
図１３は、ゲート電極接触領域の膜厚ｔ１を８０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を１０ｎｍとしたときの電界強度分布を示す図である。この場合には、図１３におけるｔ２／ｔ１の値は０．１２５である。この場合には、図１１の場合と同様に、ＳｉＯ2 とＡｌ2 Ｏ3 との接触面であってゲート電極と接触する箇所において強い電界が形成されている。
１−５．シミュレーションのまとめ
このように、式（１）を満たす場合には、図３の箇所Ｑ１および箇所Ｑ２に該当する２箇所に強い電界が形成される。このように強い電界が形成される箇所が２箇所に分散されることにより、箇所Ｑ１および箇所Ｑ２における電界強度の最大値は、従来に比べて小さくなる。
２．電界強度の最大値
ゲート電極接触領域の膜厚ｔ１を８０ｎｍまたは５０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を変えたときのゲート絶縁膜の電界強度の最大値の変化についてシミュレーションを実施した。
図１４は、ゲート電極接触領域の膜厚ｔ１を８０ｎｍまたは５０ｎｍとするとともにゲート電極非接触領域の膜厚ｔ２を変えたときの最大電界強度を示すグラフである。図１４の横軸はゲート電極非接触領域の膜厚ｔ２である。図１４の縦軸はそのときのゲート絶縁膜の電界強度の最大値である。ゲート絶縁膜中の電界強度は、前述のように箇所によって異なる。ゲート絶縁膜の電界強度の最大値とは、ゲート絶縁膜中で電界強度が最大値をとる箇所の電界強度の値である。なお、図１４の縦軸は、ゲート電極接触領域の膜厚ｔ１の値が８０ｎｍであり、ゲート電極非接触領域の膜厚ｔ２の値が８０ｎｍのときのゲート絶縁膜の電界強度の最大値により規格化されている。
図１４に示すように、ゲート電極非接触領域の膜厚ｔ２が６５ｎｍ以上８０ｎｍ未満の領域で、ゲート絶縁膜の電界強度の最大値が小さい。すなわち、この場合に、ゲート絶縁膜の電界強度の最大値が１以下である。
図１５は、ゲート電極接触領域の膜厚ｔ１を８０ｎｍまたは５０ｎｍとするとともにゲート電極接触領域の膜厚ｔ１に対するゲート電極非接触領域の膜厚ｔ２の比を変えたときの最大電界強度を示すグラフである。図１５の横軸は膜厚ｔ１に対する膜厚ｔ２の比（ｔ２／ｔ１）である。図１５の縦軸はそのときのゲート絶縁膜の電界強度の最大値である。
図１５に示すように、膜厚ｔ１に対する膜厚ｔ２の比（ｔ２／ｔ１）が０．８以上１未満の場合に、ゲート絶縁膜の電界強度の最大値が小さい。すなわち、この場合に、ゲート絶縁膜の電界強度の最大値が１以下になる。この傾向は、ゲート電極接触領域の膜厚ｔ１の値によらない。
また、膜厚ｔ１に対する膜厚ｔ２の比（ｔ２／ｔ１）が０．９以上０．９８以下の場合に、膜厚ｔ１が８０ｎｍおよび５０ｎｍの両方においてゲート絶縁膜の電界強度の最大値がより小さい。
このように、ＳｉＯ2 の上にＡｌ2 Ｏ3 を積層した構造体に対してシミュレーションを実施した。例えば、Ａｌ2 Ｏ3 の上にＳｉＮを積層した構造体に対してシミュレーションを実施しても同様である。ここで、ＳｉＮの誘電率は７．０である。すなわち、パッシベーション膜の誘電率がゲート絶縁膜の誘電率よりも高ければよい。
（実験）
１．半導体装置の作製
第１の実施形態の半導体装置１００と同様の積層構造の２種類の半導体装置を製造した。ゲート絶縁膜の材質はＳｉＯ2 であった。パッシベーション膜の材質はＡｌ2 Ｏ3 であった。ただし、第１の半導体装置は式（１）を満たすが、第２の半導体装置は式（１）を満たさない。
第１の半導体装置では、ゲート電極接触領域の膜厚ｔ１が８０ｎｍであり、ゲート電極非接触領域の膜厚ｔ２が７０ｎｍであった。第１の半導体装置の比ｔ２／ｔ１は０．８７５であった。第２の半導体装置では、ゲート電極接触領域の膜厚ｔ１が８０ｎｍであり、ゲート電極非接触領域の膜厚ｔ２が５０ｎｍであった。第２の半導体装置の比ｔ２／ｔ１は０．６２５であった。
２．実験結果
２−１．第１の半導体装置（式（１）を満たす）
図１６は、ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が７０ｎｍである半導体装置における電流特性を示すグラフ（その１）である。図１６の横軸はゲート電圧Ｖｇ（Ｖ）である。図１６の縦軸はドレイン電流Ｉｄ（Ａ）またはゲート電流Ｉｇ（Ａ）である。ここで、ドレイン電流Ｉｄは、ソース電極Ｓ１とドレイン電極Ｄ１との間に流れる電流である。ゲート電流Ｉｇは、ソース電極Ｓ１とゲート電極Ｇ１との間に流れる電流である。
図１７は、ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が７０ｎｍである半導体装置における電流特性を示すグラフ（その２）である。図１７は、図１６の縦軸を対数にしたグラフである。図１７の横軸はゲート電圧Ｖｇ（Ｖ）である。図１７の縦軸はドレイン電流Ｉｄ（Ａ）またはゲート電流Ｉｇ（Ａ）である。
図１６および図１７に示すように、ドレイン電流Ｉｄの閾値電圧は−１．０Ｖである。ドレイン電流Ｉｄは閾値電圧で立ち上がった後に飽和し、ある電圧で急激に減少する。一方、ゲート電流Ｉｇはゲート電圧Ｖｇの増加にともなって増大し、ある電圧で急激に増加する。ドレイン電流Ｉｄが急激に減少するゲート電圧Ｖｇとゲート電流Ｉｇが急激に増加するゲート電圧Ｖｇとはほぼ等しい。
図１６および図１７に示すように、ゲート電圧Ｖｇが７３Ｖのときにゲート電流Ｉｇが急激に増加する。このとき、第１の半導体装置は破壊される。
２−２．第２の半導体装置（式（１）を満たさない）
図１８は、ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が５０ｎｍである半導体装置における電流特性を示すグラフ（その１）である。図１８の横軸はゲート電圧Ｖｇ（Ｖ）である。図１８の縦軸はドレイン電流Ｉｄ（Ａ）またはゲート電流Ｉｇ（Ａ）である。
図１９は、ゲート電極接触領域の膜厚ｔ１が８０ｎｍであるとともにゲート電極非接触領域の膜厚ｔ２が５０ｎｍである半導体装置における電流特性を示すグラフ（その２）である。図１９は、図１８の縦軸を対数にしたグラフである。図１９の横軸はゲート電圧Ｖｇ（Ｖ）である。図１９の縦軸はドレイン電流Ｉｄ（Ａ）またはゲート電流Ｉｇ（Ａ）である。
図１８および図１９に示すように、ドレイン電流Ｉｄの閾値電圧は−０．５Ｖである。ドレイン電流Ｉｄは閾値電圧で立ち上がった後に飽和し、ある電圧で急激に減少する。一方、ゲート電流Ｉｇはゲート電圧Ｖｇの増加にともなって増大し、ある電圧で急激に増加する。ドレイン電流Ｉｄが急激に減少するゲート電圧Ｖｇとゲート電流Ｉｇが急激に増加するゲート電圧Ｖｇとはほぼ等しい。
図１８および図１９に示すように、ゲート電圧Ｖｇが７２Ｖのときにゲート電流Ｉｇが急激に増加する。このとき、第２の半導体装置は破壊される。
３．実験のまとめ
図１６から図１９までに示したように、膜厚の比（ｔ２／ｔ１）が式（１）を満たす場合に、その半導体装置の耐圧性はやや高い。
（付記）
第１の態様における半導体装置は、半導体層と、半導体層の上のゲート絶縁膜と、ゲート絶縁膜の上のゲート電極と、ゲート電極の上のパッシベーション膜と、を有する。ゲート絶縁膜は、ゲート電極と接触するゲート電極接触領域と、ゲート電極と接触しないゲート電極非接触領域と、を有する。パッシベーション膜の誘電率はゲート絶縁膜の誘電率より大きい。ゲート電極接触領域の膜厚とゲート電極非接触領域の膜厚とが次式
０．８ ≦ ｔ２／ｔ１ ＜ １
ｔ１：ゲート電極接触領域の膜厚
ｔ２：ゲート電極非接触領域の膜厚
を満たす。
第２の態様における半導体装置においては、ゲート絶縁膜は、ゲート電極接触領域とゲート電極非接触領域との境界に段差を有する。
第３の態様における半導体装置においては、ゲート電極は、外縁部に第１側面を有する。ゲート絶縁膜は、段差の箇所に第２側面を有する。第２側面は第１側面の延長上に存在する。
第４の態様における半導体装置においては、パッシベーション膜は、ゲート電極の第１側面およびゲート絶縁膜の第２側面に接触している。
第５の態様における半導体装置においては、パッシベーション膜は、ゲート絶縁膜のゲート電極接触領域と接触せず、ゲート絶縁膜のゲート電極非接触領域と接触している。
第６の態様における半導体装置の製造方法は、半導体層の上にゲート絶縁膜を成膜する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と、ゲート電極の上にパッシベーション膜を成膜する工程と、を有する。ゲート絶縁膜は、ゲート電極と接触するゲート電極接触領域と、ゲート電極と接触しないゲート電極非接触領域と、を有する。パッシベーション膜の誘電率はゲート絶縁膜の誘電率より大きい。ゲート電極接触領域の膜厚とゲート電極非接触領域の膜厚とが次式
０．８ ≦ ｔ２／ｔ１ ＜ １
ｔ１：ゲート電極接触領域の膜厚
ｔ２：ゲート電極非接触領域の膜厚
を満たすようにゲート絶縁膜を形成する。
第７の態様における半導体装置の製造方法は、エッチング工程を有する。ゲート絶縁膜を成膜する工程では、第１絶縁膜を半導体層の上に一様に形成する。ゲート電極を形成する工程では、電極層を第１絶縁膜の上に一様に形成する。エッチング工程では、電極層のうちゲート電極として残留させる領域以外の領域をエッチングし、ゲート電極非接触領域の膜厚がｔ２となるまでゲート電極非接触領域をエッチングする。
１００…半導体装置
１１０…導電性基板
１２０…第１半導体層
１３０…第２半導体層
１４０…第３半導体層
Ｂ１…ボディ電極
Ｓ１…ソース電極
Ｄ１…ドレイン電極
Ｇ１…ゲート電極
ＩＦ１０…ゲート絶縁膜
ＩＦ１１…ゲート電極接触領域
ＩＦ１２…ゲート電極非接触領域
ＰＳＦ１０…パッシベーション膜
ＰＴＦ１０…保護膜

Claims (7)

  1. 半導体層と、
    前記半導体層の上のゲート絶縁膜と、
    前記ゲート絶縁膜の上のゲート電極と、
    前記ゲート電極の上のパッシベーション膜と、
    を有し、
    前記ゲート絶縁膜は、
    前記ゲート電極と接触するゲート電極接触領域と、
    前記ゲート電極と接触しないゲート電極非接触領域と、
    を有し、
    前記パッシベーション膜の誘電率は前記ゲート絶縁膜の誘電率より大きく、
    前記ゲート電極接触領域の膜厚と前記ゲート電極非接触領域の膜厚とが次式
    ０．８ ≦ ｔ２／ｔ１ ＜ １
    ｔ１：ゲート電極接触領域の膜厚
    ｔ２：ゲート電極非接触領域の膜厚
    を満たすこと
    を含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート絶縁膜は、
    前記ゲート電極接触領域と前記ゲート電極非接触領域との境界に段差を有すること
    を含む半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ゲート電極は、
    外縁部に第１側面を有し、
    前記ゲート絶縁膜は、
    前記段差の箇所に第２側面を有し、
    前記第２側面は前記第１側面の延長上に存在すること
    を含む半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記パッシベーション膜は、
    前記ゲート電極の前記第１側面および前記ゲート絶縁膜の前記第２側面に接触していること
    を含む半導体装置。
  5. 請求項１から請求項４までのいずれか１項に記載の半導体装置において、
    前記パッシベーション膜は、
    前記ゲート絶縁膜の前記ゲート電極接触領域と接触せず、
    前記ゲート絶縁膜の前記ゲート電極非接触領域と接触していること
    を含む半導体装置。
  6. 半導体層の上にゲート絶縁膜を成膜する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程と、
    前記ゲート電極の上にパッシベーション膜を成膜する工程と、
    を有し、
    前記ゲート絶縁膜は、
    前記ゲート電極と接触するゲート電極接触領域と、
    前記ゲート電極と接触しないゲート電極非接触領域と、
    を有し、
    前記パッシベーション膜の誘電率は前記ゲート絶縁膜の誘電率より大きく、
    前記ゲート電極接触領域の膜厚と前記ゲート電極非接触領域の膜厚とが次式
    ０．８ ≦ ｔ２／ｔ１ ＜ １
    ｔ１：ゲート電極接触領域の膜厚
    ｔ２：ゲート電極非接触領域の膜厚
    を満たすように前記ゲート絶縁膜を形成すること
    を含む半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    エッチング工程を有し、
    前記ゲート絶縁膜を成膜する工程では、
    第１絶縁膜を前記半導体層の上に一様に形成し、
    前記ゲート電極を形成する工程では、
    電極層を前記第１絶縁膜の上に一様に形成し、
    前記エッチング工程では、
    前記電極層のうち前記ゲート電極として残留させる領域以外の領域をエッチングし、
    前記ゲート電極非接触領域の膜厚がｔ２となるまで前記ゲート電極非接触領域をエッチングすること
    を含む半導体装置の製造方法。
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