JP2021163889A - 半導体素子および装置 - Google Patents

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Toshiaki Sato
靖博 竹中
Yasuhiro Takenaka
大輔 篠田
Daisuke Shinoda
俊也 上村
Toshiya Uemura
弘治 河合
Hiroharu Kawai
修一 八木
Shuichi Yagi
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Abstract

【課題】 リーク電流の抑制を図った半導体素子および装置を提供することである。【解決手段】 半導体素子１００は、第１半導体層１１０と、第２半導体層１２０と、第３半導体層１３０と、第４半導体層１４０と、第２半導体層１２０または第３半導体層１３０の上のソース電極Ｓ１およびドレイン電極Ｄ１と、第４半導体層１４０の上のゲート電極Ｇ１と、を有する。ゲート電極Ｇ１と第４半導体層１４０とが接触するゲート電極接触領域ＧＣ１を第２半導体層１２０に射影した領域は、ソース電極Ｓ１と第２半導体層１２０とが接触するソース電極接触領域ＳＣ１を第２半導体層１２０に射影した領域の周囲を囲んでいる。【選択図】図３

Description

本明細書の技術分野は、半導体素子および装置に関する。
ＧａＮに代表されるIII 族窒化物半導体は、高い絶縁破壊電界と高い融点とを備えている。そのため、III 族窒化物半導体は、ＧａＡｓ系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いるＨＥＭＴ素子などが研究開発されている。
例えば、特許文献１には、分極接合により電子および正孔を同時に発生させる技術が開示されている（特許文献１の図４等参照）。また、特許文献２には、ＧａＮ層、ＡｌＧａＮ層、ＧａＮ層、ｐ型ＧａＮ層の順で形成する技術が開示されている（特許文献２の段落［００３４］）。これにより、ｐ型ＧａＮ層の価電子帯の上端のエネルギーＥｖをフェルミ準位Ｅｆまで引き上げ、２次元ホールガスを発生させる技術が開示されている。
特開２００７−１３４６０７号公報 ＷＯ２０１１／１６２２４３
半導体素子には、一般に優れた電気的特性が求められる。このような電気的特性として例えば、高い耐圧性、低いオン抵抗、短い応答時間、大電流に対する対応性、リーク電流の抑制、が挙げられる。
本明細書の技術が解決しようとする課題は、リーク電流の抑制を図った半導体素子および装置を提供することである。
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ゲート電極と第４半導体層とが接触するゲート電極接触領域と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。ゲート電極接触領域を第２半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第２半導体層に射影した領域の周囲を囲んでいる。
この半導体素子においては、ゲート電極接触領域を第２半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第２半導体層に射影した領域の周囲を囲んでいる。このため、ドレイン電極接触領域とソース電極接触領域との間に、ゲート電極接触領域が存在する。したがって、この半導体素子は、オフ時のリーク電流を抑制することができる。
本明細書では、少なくとも一つ以上の電気的特性に優れている半導体素子および装置が提供されている。
第１の実施形態の半導体素子の上面図である。 第１の実施形態の半導体素子の積層構造を示す図である。 第１の実施形態の半導体素子の素子機能領域の電極の接触領域を示す図である。 第１の実施形態の半導体素子のソースコンタクト電極およびドレインコンタクト電極の周辺の拡大図である。 第１の実施形態の半導体素子のソース電極露出領域の周辺の断面構造を示す図（その１）である。 第１の実施形態の半導体素子のドレイン電極露出領域の周辺の断面構造を示す図である。 第１の実施形態の半導体素子のゲート電極露出領域の周辺の断面構造を示す図である。 第１の実施形態の半導体素子のソース電極露出領域の周辺の断面構造を示す図（その２）である。 第１の実施形態の半導体素子のソース電極接触領域およびドレイン電極接触領域と絶縁層との間の位置関係を示す図である。 第１の実施形態の半導体素子のゲート電極の配線を示す図である。 第１の実施形態の半導体素子のソース電極の配線を示す図である。 第１の実施形態の半導体素子のソース電極およびドレイン電極の積層構造を示す図である。 第１の実施形態の半導体素子のゲート電極の積層構造を示す図である。 第１の実施形態の半導体素子の２次元電子ガスおよび２次元ホールガスを示す図である。 第１の実施形態の半導体素子のバンド構造を示す図である。 第１の実施形態の半導体素子のゲート電極に逆バイアスが印加された場合の電界を概念的に示す模式図である。 第１の実施形態の半導体素子の製造方法を説明するための図（その１）である。 第１の実施形態の半導体素子の製造方法を説明するための図（その２）である。 第１の実施形態の半導体素子の製造方法を説明するための図（その３）である。 第２の実施形態の半導体素子の上面図である。 第３の実施形態の半導体素子の積層構造を示す図である。 第４の実施形態の半導体素子のゲートパッド電極の周辺を示す図である。 第４の実施形態の半導体素子のドレイン電極露出領域の周辺の断面構造を示す図である。 第４の実施形態の変形例における半導体素子の上面図である。 第４の実施形態の変形例における半導体素子におけるゲートパッド電極の周辺の拡大図である。 第８の実施形態の半導体素子の積層構造を示す図である。 第８の実施形態の半導体素子の電極形成領域を示す図である。 第８の実施形態の変形例における半導体素子の電極形成領域を示す図である。 第８の実施形態の変形例における半導体素子の積層構造を示す図（その１）である。 第８の実施形態の変形例における半導体素子の積層構造を示す図（その２）である。 第８の実施形態の変形例における半導体素子の積層構造を示す図（その３）である。 ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１を囲っている場合のＦＥＴを示す図である。 ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間にある場合のＦＥＴを示す図である。 ＦＥＴのドレイン電極に０．１Ｖを印加したときのゲート電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴのゲート電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴのドレイン電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴにおけるオフ時のドレイン電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴにおけるオフ時のドレイン電圧とゲート電流との間の関係を示すグラフである。 ＦＥＴの評価に用いた回路図である。 ＦＥＴの評価における出力値を示すグラフである。 ＦＥＴの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆの定義を示す図である。 ＦＥＴの特性を示す表である。 ＦＥＴにおける第２のアンドープＧａＮ層（第３半導体層）とＭｇドープｐＧａＮ層（第４半導体層）との接合面積と半導体素子の耐圧との間の関係を示すグラフである。 ＦＥＴのゲート長と応答時間との間の関係を示すグラフである。 ＦＥＴにおける分極超接合領域ＰＳＪ１を除いた第３半導体層と第４半導体層との接合面積と応答時間との間の関係を示すグラフである。 ＦＥＴにおける転位密度と接合面積との間の関係を示すグラフである。 図４６のデータをまとめた表である。 ＦＥＴにおける転位密度とソース・ドレイン間距離との間の関係を示すグラフである。 図４８のデータをまとめた表である。 ＦＥＴにおける転位密度と応答時間との間の関係を示すグラフである。 図５０のデータをまとめた表である。 ＦＥＴにおける分極超接合長Ｌｐｓｊと規格化オン抵抗との間の関係を示すグラフである。 ＦＥＴにおけるソース・ドレイン間距離と規格化オン抵抗との間の関係を示すグラフである。 ＦＥＴにおける転位密度と半導体素子の特性との間の関係を示す表である。 ＦＥＴのチップサイズとドレイン電圧Ｖｄが２Ｖのときの電流値との間の関係を示す表である。 ＦＥＴのアクティブ領域面積とドレイン電圧Ｖｄが２Ｖのときの電流値との間の関係を示すグラフである。 ＦＥＴにおける分極超接合長Ｌｐｓｊとソースコンタクト電極Ｓ１ｃとドレインコンタクト電極Ｄ１ｃとの間の距離Ｌｓｄを変えたときのＦＥＴの耐圧性を示す表である。 ＦＥＴにおける分極超接合長Ｌｐｓｊとソースコンタクト電極Ｓ１ｃとドレインコンタクト電極Ｄ１ｃとの間の距離Ｌｓｄを変えなかったときのＦＥＴの耐圧性を示す表である。 ＦＥＴにおける分極超接合長ＬｐｓｊとＦＥＴの耐圧性との間の関係を示すグラフである。 ＦＥＴにおけるドレイン電極接触領域ＤＣ１と分極超接合面との間の距離と耐圧性との間の関係を示すグラフである。 ＦＥＴにおける分極超接合長Ｌｐｓｊと半導体素子の耐圧性との間の関係を示すグラフである。 ＦＥＴのドレイン電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴのドレイン電圧が０．１Ｖのときのゲート電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴのオフ時のドレイン電圧とドレイン電流との間の関係を示すグラフである。 ＦＥＴのオフ時のドレイン電圧とゲート電流との間の関係を示すグラフである。 分極超接合長Ｌｐｓｊが２０μｍのショットキーバリアダイオードの逆回復時間特性を示すグラフである。 ショットキーバリアダイオードの順方向特性を示すグラフである。 ショットキーバリアダイオードの逆方向特性を示すグラフである。 分極超接合長Ｌｐｓｊとアノード電極接触領域ＡＣ１とカソード電極接触領域ＣＣ１との間の距離Ｌａｃを変えたときのショットキーバリアダイオードの耐圧性を示す表である。
以下、具体的な実施形態について、半導体素子とその製造方法および装置を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、アンドープの半導体層とは、意図的に不純物をドープしていない半導体層のことである。図面における各層の厚みの比は、必ずしも実際の厚みの比を反映しているわけではない。
（第１の実施形態）
１．半導体素子の構造
１−１．半導体素子の領域
図１は、第１の実施形態の半導体素子１００の上面図である。半導体素子１００は、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。図１に示すように、半導体素子１００は、素子機能領域ＦＲ１と、ソース電極露出領域ＳＲ１と、ドレイン電極露出領域ＤＲ１と、ゲート電極露出領域ＧＲ１、ＧＲ２と、を有する。
素子機能領域ＦＲ１は、素子としての機能を発揮する領域である。素子機能領域ＦＲ１は、後述するように、半導体に実際に電流が流れる領域である。素子機能領域ＦＲ１は、ポリイミド等の絶縁体で覆われている。そのため、素子機能領域ＦＲ１においては、半導体または金属が露出していない。
ソース電極露出領域ＳＲ１は、ソース電極が露出している領域である。ソース電極露出領域ＳＲ１は、外部電極と電気的に接続するためのパッド電極が露出している領域である。ソース電極露出領域ＳＲ１は、端部ＳＲ１ａと端部ＳＲ１ｂと中央部ＳＲ１ｃとを有する。端部ＳＲ１ａおよび端部ＳＲ１ｂは、素子機能領域ＦＲ１の側で中央部ＳＲ１ｃから離れる向きに延伸している。素子機能領域ＦＲ１およびドレイン電極露出領域ＤＲ１に近づくにつれて、ソース電極露出領域ＳＲ１は広がっている。
ドレイン電極露出領域ＤＲ１は、ドレイン電極が露出している領域である。ドレイン電極露出領域ＤＲ１は、外部電極と電気的に接続するためのパッド電極が露出している領域である。
ゲート電極露出領域ＧＲ１、ＧＲ２は、ゲート電極が露出している領域である。ゲート電極露出領域ＧＲ１、ＧＲ２は、外部電極と電気的に接続するためのパッド電極が露出している領域である。
ソース電極露出領域ＳＲ１およびドレイン電極露出領域ＤＲ１およびゲート電極露出領域ＧＲ１、ＧＲ２は、絶縁層を介して、半導体の上に形成されている。そのため、これらのソース電極露出領域ＳＲ１およびドレイン電極露出領域ＤＲ１およびゲート電極露出領域ＧＲ１、ＧＲ２では、ソース電極とドレイン電極とゲート電極とは、半導体に接触していない。
ソース電極露出領域ＳＲ１は、素子機能領域ＦＲ１を間に挟んだ状態でドレイン電極露出領域ＤＲ１と対向して配置されている。ソース電極露出領域ＳＲ１とゲート電極露出領域ＧＲ１、ＧＲ２とを合わせた領域は、帯状に配置されている。ドレイン電極露出領域ＤＲ１は、帯状に配置されている。
ゲート電極露出領域ＧＲ１、ＧＲ２は、ソース電極露出領域ＳＲ１の側に形成されている。ゲート電極露出領域ＧＲ１、ＧＲ２は、素子機能領域ＦＲ１を間に挟んだ状態でドレイン電極露出領域ＤＲ１と対向して配置されている。ゲート電極露出領域ＧＲ１およびゲート電極露出領域ＧＲ２の間には、ソース電極露出領域ＳＲ１が配置されている。ゲート電極露出領域ＧＲ１は、ソース電極露出領域ＳＲ１の端部ＳＲ１ａおよび中央部ＳＲ１ｃに対面している。ゲート電極露出領域ＧＲ２は、ソース電極露出領域ＳＲ１の端部ＳＲ１ｂおよび中央部ＳＲ１ｃに対面している。
ゲート電極露出領域ＧＲ１と素子機能領域ＦＲ１との間には、ソース電極露出領域ＳＲ１の端部ＳＲ１ａが位置している。ゲート電極露出領域ＧＲ２と素子機能領域ＦＲ１との間には、ソース電極露出領域ＳＲ１の端部ＳＲ１ｂが位置している。素子機能領域ＦＲ１に対面する位置では、ソース電極露出領域ＳＲ１の幅とドレイン電極露出領域ＤＲ１の幅とはほぼ等しい。
１−２．素子機能領域
１−２−１．断面構造
図２は、第１の実施形態の半導体素子１００の積層構造を示す図である。図２は、図１のＩＩ−ＩＩ断面を示す図である。図２に示すように、半導体素子１００は、サファイア基板Ｓｕｂ１と、バッファ層Ｂｆ１と、第１半導体層１１０と、第２半導体層１２０と、第３半導体層１３０と、第４半導体層１４０と、ソース電極Ｓ１と、ドレイン電極Ｄ１と、ゲート電極Ｇ１と、ポリイミド層ＰＩ１と、を有する。
サファイア基板Ｓｕｂ１は、半導体層を支持する支持基板である。サファイア基板Ｓｕｂ１は、例えば、＋ｃ面から半導体層を成長させる成長基板であってもよい。サファイア基板Ｓｕｂ１の厚みは、例えば、５０μｍ以上５００μｍ以下である。
バッファ層Ｂｆ１は、サファイア基板Ｓｕｂ１の上に形成されている。バッファ層Ｂｆ１は、低温ＧａＮバッファ層である。バッファ層Ｂｆ１は、例えば、低温ＡｌＮバッファ層であってもよい。バッファ層Ｂｆ１の膜厚は、例えば、２０ｎｍ以上５０ｎｍ以下である。
第１半導体層１１０は、バッファ層Ｂｆ１より上層に形成されている。第１半導体層１１０は、例えば、ＧａＮ層である。第１半導体層１１０は、不純物を意図的にはドープされていない。第１半導体層１１０の膜厚は、例えば、３００ｎｍ以上５０００ｎｍ以下である。
第２半導体層１２０は、第１半導体層１１０より上層に形成されている。第２半導体層１２０は、第１半導体層１１０に直接接触している。第２半導体層１２０は、例えば、ＡｌＧａＮ層である。第２半導体層１２０のＡｌ組成は、例えば、０．１以上０．５以下である。第２半導体層１２０のバンドギャップは、第１半導体層１１０および第３半導体層１３０のバンドギャップよりも大きい。第２半導体層１２０は、不純物を意図的にはドープされていない。第２半導体層１２０の膜厚は、例えば、２０ｎｍ以上１５０ｎｍ以下である。
第３半導体層１３０は、第２半導体層１２０より上層に形成されている。第３半導体層１３０は、第２半導体層１２０に直接接触している。第３半導体層１３０は、例えば、ＧａＮ層である。第３半導体層１３０は、不純物を意図的にはドープされていない。第３半導体層１３０は、凹部Ｘ１および凹部Ｘ２に挟まれて区画されている。また、第３半導体層１３０は、ソース電極Ｓ１の形成領域である凹部Ｘ１の周囲を取り囲んでいる。第３半導体層１３０の膜厚は、例えば、２０ｎｍ以上１５０ｎｍ以下である。
第４半導体層１４０は、第３半導体層１３０より上層に形成されている。第４半導体層１４０は、第３半導体層１３０に直接接触している。第４半導体層１４０は、例えば、ｐ型ＧａＮ層である。第４半導体層１４０は、ｐ型不純物をドープされている。ｐ型不純物は、例えば、Ｍｇである。第４半導体層１４０の不純物濃度は、例えば、１×１０17ｃｍ-3以上３×１０20ｃｍ-3以下である。ゲート電極Ｇ１に近いほど、第４半導体層１４０の不純物濃度は高い。第４半導体層１４０の膜厚は、例えば、２０ｎｍ以上１５０ｎｍ以下である。
ソース電極Ｓ１は、第２半導体層１２０の上に形成されている。ソース電極Ｓ１は、第２半導体層１２０に直接接触している。ソース電極Ｓ１の形成箇所には、凹部Ｘ１が形成されている。凹部Ｘ１は、第４半導体層１４０から第２半導体層１２０の途中まで達している。凹部Ｘ１の底部には、第２半導体層１２０が露出している。ソース電極Ｓ１は、凹部Ｘ１の上に形成されている。
ドレイン電極Ｄ１は、第２半導体層１２０の上に形成されている。ドレイン電極Ｄ１は、第２半導体層１２０に直接接触している。ドレイン電極Ｄ１の形成箇所には、凹部Ｘ２が形成されている。凹部Ｘ２は、第４半導体層１４０から第２半導体層１２０の途中まで達している。凹部Ｘ２の底部には、第２半導体層１２０が露出している。ドレイン電極Ｄ１は、凹部Ｘ２の上に形成されている。
ゲート電極Ｇ１は、第４半導体層１４０の上に形成されている。ゲート電極Ｇ１は、第４半導体層１４０に直接接触している。
ポリイミド層ＰＩ１は、半導体層の表面を覆っている。また、ポリイミド層ＰＩ１は、素子機能領域ＦＲ１の各電極を覆っている。
このように、第１半導体層１１０と第２半導体層１２０と第３半導体層１３０と第４半導体層１４０とは、III 族窒化物半導体層である。第１半導体層１１０と第２半導体層１２０と第３半導体層１３０とは、アンドープの半導体層である。第４半導体層１４０は、ｐ型半導体層である。
第３半導体層１３０は、凹部Ｘ３と、第４半導体層１４０と接触する領域と、を有する。凹部Ｘ３は、第４半導体層１４０から第３半導体層１３０の途中まで達している。凹部Ｘ３における第３半導体層１３０の膜厚は、第４半導体層１４０と接触している第３半導体層１３０の膜厚よりも薄い。
凹部Ｘ１および凹部Ｘ２は、つながっていない。後述するように、凹部Ｘ１は棒状形状であり、凹部Ｘ２は櫛歯形状である。そして、凹部Ｘ１と凹部Ｘ２との間に第３半導体層１３０が配置されている。
１−２−２．平面的構造
図３は、第１の実施形態の半導体素子１００の素子機能領域ＦＲ１の電極の接触領域を示す図である。図３では、素子機能領域ＦＲ１における電極の接触領域を第２半導体層１２０に射影した場合の領域を示している。半導体素子１００は、ソース電極接触領域ＳＣ１と、ドレイン電極接触領域ＤＣ１と、ゲート電極接触領域ＧＣ１と、を有する。
ソース電極接触領域ＳＣ１は、ソース電極Ｓ１と第２半導体層１２０とが接触している領域である。ドレイン電極接触領域ＤＣ１は、ドレイン電極Ｄ１と第２半導体層１２０とが接触している領域である。ゲート電極接触領域ＧＣ１は、ゲート電極Ｇ１と第４半導体層１４０とが接触している領域である。
ソース電極接触領域ＳＣ１は、例えば、第１電極接触領域である。ドレイン電極接触領域ＤＣ１は、例えば、第２電極接触領域である。ゲート電極接触領域ＧＣ１は、例えば、第３電極接触領域である。
ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１とゲート電極接触領域ＧＣ１とは、サファイア基板Ｓｕｂ１と第１半導体層１１０と第２半導体層１２０とのうちのいずれかに射影した場合に、互いに重ならない。
ソース電極接触領域ＳＣ１は、棒状形状を有する。ゲート電極接触領域ＧＣ１は、ソース電極接触領域ＳＣ１の周囲を非接触で囲っている。厳密には、ゲート電極接触領域ＧＣ１は、第４半導体層１４０の上にあり、ソース電極接触領域ＳＣ１は、第２半導体層１２０の上にある。
ゲート電極Ｇ１と第４半導体層１４０とが接触するゲート電極接触領域ＧＣ１を第２半導体層１２０に射影した領域は、ソース電極Ｓ１と第２半導体層１２０とが接触するソース電極接触領域ＳＣ１の周囲を非接触で囲んでいる。ゲート電極接触領域ＧＣ１およびソース電極接触領域ＳＣ１をサファイア基板Ｓｕｂ１または第１半導体層１１０に射影した場合に、ゲート電極接触領域ＧＣ１は、ソース電極接触領域ＳＣ１の周囲を非接触で取り囲んでいる。
ドレイン電極接触領域ＤＣ１は、櫛歯形状を有する。ソース電極接触領域ＳＣ１およびゲート電極接触領域ＧＣ１は、ドレイン電極接触領域ＤＣ１の櫛歯と櫛歯との間の位置に挟まれた状態で配置されている。すなわち、ソース電極接触領域ＳＣ１の棒状形状が、ドレイン電極接触領域ＤＣの櫛歯形状の間に配置されている。
第１半導体層１１０と第２半導体層１２０とが接触する接触面の形状は、長方形である。ソース電極接触領域ＳＣ１の棒状形状をその接触面に射影した領域の長手方向が、その長方形の短辺に平行な方向に配置されている。図２および図３に示すように、ソース電極接触領域ＳＣ１の棒状形状の長手方向に垂直な断面では、ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１とが交互に配置されている。
図３に示すように、ソースコンタクト電極Ｓ１ｃは、先端部分の弧状部Ｓ１ｃ１と先端部分以外の棒状部Ｓ１ｃ２とを有する。ソースコンタクト電極Ｓ１ｃの棒状部Ｓ１ｃ２は、弧状部Ｓ１ｃ１と弧状部Ｓ１ｃ１との間に挟まれている。
ドレインコンタクト電極Ｄ１ｃは、先端部分の弧状部Ｄ１ｃ１と先端部分以外の棒状部Ｄ１ｃ２とを有する。ドレインコンタクト電極Ｄ１ｃの棒状部Ｄ１ｃ２は、弧状部Ｄ１ｃ１と弧状部Ｄ１ｃ１との間に挟まれていない。
ゲートコンタクト電極Ｇ１ｃは、先端部分の弧状部Ｇ１ｃ１と先端部分以外の帯状部Ｇ１ｃ２とを有する。ゲートコンタクト電極Ｇ１ｃの弧状部Ｇ１ｃ１は、帯状部Ｇ１ｃ２と帯状部Ｇ１ｃ２との間に位置している。ゲートコンタクト電極Ｇ１ｃの弧状部Ｇ１ｃ１および帯状部Ｇ１ｃ２は、環状形状である。
図１に示すように、ソース電極接触領域ＳＣ１の棒状部分の数が、ドレイン電極接触領域ＤＣ１の櫛歯形状の棒状部分の数よりも１本多い。このように、半導体素子１００の最も外側に位置している電極接触領域は、ドレイン電極接触領域ＤＣ１ではなくソース電極接触領域ＳＣ１である。
図４は、第１の実施形態の半導体素子１００のソースコンタクト電極Ｓ１ｃおよびドレインコンタクト電極Ｄ１ｃの周辺の拡大図である。
１−２−３．分極超接合領域
図２に示すように、半導体素子１００は、分極超接合領域ＰＳＪ１を有する。分極超接合領域ＰＳＪ１は、第１半導体層１１０と第２半導体層１２０と第３半導体層１３０とを有し、第４半導体層１４０を有さない領域である。つまり、分極超接合領域ＰＳＪ１は、第３半導体層１３０が形成されているとともに第４半導体層１４０が形成されていない領域であってゲート電極接触領域ＧＣ１とドレイン電極接触領域ＤＣ１との間に位置する領域である。
このように分極超接合領域ＰＳＪ１は、ｐ型半導体層を有さない。分極超接合領域ＰＳＪ１は、ゲート電極接触領域ＧＣ１とドレイン電極接触領域ＤＣ１とで挟まれた領域に位置する。分極超接合長Ｌｐｓｊは、ソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向における分極超接合領域ＰＳＪ１の長さである。
１−３．ソース電極露出領域
図５は、第１の実施形態の半導体素子１００のソース電極露出領域ＳＲ１の周辺の断面構造を示す図（その１）である。図５は、図１のＶ−Ｖ断面を示す図である。図５に示すように、第１半導体層１１０の上に絶縁層ＩＬ１が形成されている。そして、絶縁層ＩＬ１の上にソース電極Ｓ１が形成されている。また、ゲート電極Ｇ１のゲート配線電極Ｇ１ｗとソース電極Ｓ１のソース配線電極Ｓ１ｗとの間には、ポリイミド層ＰＩ１が形成されている。ポリイミド層ＰＩ１は、ゲート電極Ｇ１とソース電極Ｓ１とを絶縁する。ソース電極露出領域ＳＲ１においては、ソース電極Ｓ１と半導体とは電気的に接続されていない。
第１半導体層１１０には、ソース電極露出領域ＳＲ１の少なくとも一部に沿って溝Ｕ１が形成されている。溝Ｕ１があるため、第１半導体層１１０とソース電極Ｓ１との間の距離を大きくとることができる。つまり、第１半導体層１１０とソース電極Ｓ１との間の絶縁性が高められている。
ソース電極Ｓ１は、ソースコンタクト電極Ｓ１ｃと、ソース配線電極Ｓ１ｗと、ソースパッド電極Ｓ１ｐと、を有する。ソースコンタクト電極Ｓ１ｃは、第２半導体層１２０と直接接触している。ソース配線電極Ｓ１ｗは、ソースコンタクト電極Ｓ１ｃとソースパッド電極Ｓ１ｐとを連結する。ソースパッド電極Ｓ１ｐは、外部電源と電気的に接続するための電極である。
１−４．ドレイン電極露出領域
図６は、第１の実施形態の半導体素子１００のドレイン電極露出領域ＤＲ１の周辺の断面構造を示す図である。図６は、図１のＶＩ−ＶＩ断面を示す図である。図６に示すように、第１半導体層１１０の上に絶縁層ＩＬ１が形成されている。そして、絶縁層ＩＬ１の上にドレイン電極Ｄ１が形成されている。また、ポリイミド層ＰＩ１は、ドレイン電極Ｄ１と絶縁層ＩＬ１との間の隙間を埋めている。ドレイン電極露出領域ＤＲ１においては、ドレイン電極Ｄ１と半導体とは電気的に接続されていない。
第１半導体層１１０には、ドレイン電極露出領域ＤＲ１の少なくとも一部に沿って溝Ｕ２が形成されている。溝Ｕ２があるため、第１半導体層１１０とドレイン電極Ｄ１との間の距離を大きくとることができる。つまり、第１半導体層１１０とドレイン電極Ｄ１との間の絶縁性が高められている。
ドレイン電極Ｄ１は、ドレインコンタクト電極Ｄ１ｃと、ドレイン配線電極Ｄ１ｗと、ドレインパッド電極Ｄ１ｐと、を有する。ドレインコンタクト電極Ｄ１ｃは、第２半導体層１２０と直接接触している。ドレイン配線電極Ｄ１ｗは、ドレインコンタクト電極Ｄ１ｃとドレインパッド電極Ｄ１ｐとを連結する。ドレインパッド電極Ｄ１ｐは、外部電源と電気的に接続するための電極である。
１−５．ゲート電極露出領域
図７は、第１の実施形態の半導体素子１００のゲート電極露出領域ＧＲ１の周辺の断面構造を示す図である。図７は、図１のＶＩＩ−ＶＩＩ断面を示す図である。図７に示すように、第１半導体層１１０の上に絶縁層ＩＬ１が形成されている。そして、絶縁層ＩＬ１の上にゲート電極Ｇ１が形成されている。ゲート電極露出領域ＧＲ１においては、ゲート電極Ｇ１と半導体とは電気的に接続されていない。
ゲート電極Ｇ１は、ゲートコンタクト電極Ｇ１ｃと、ゲート配線電極Ｇ１ｗと、ゲートパッド電極Ｇ１ｐと、を有する。ゲートコンタクト電極Ｇ１ｃは、第４半導体層１４０と直接接触している。ゲート配線電極Ｇ１ｗは、ゲートコンタクト電極Ｇ１ｃとゲートパッド電極Ｇ１ｐとを連結する。ゲートパッド電極Ｇ１ｐは、外部電源と電気的に接続するための電極である。
１−６．絶縁膜の形成領域
図８は、第１の実施形態の半導体素子１００のソース電極露出領域ＳＲ１の周辺の断面構造を示す図（その２）である。図８は、図１のＶＩＩＩ−ＶＩＩＩ断面を示す図である。図８に示すように、ドレイン電極Ｄ１のドレインコンタクト電極Ｄ１ｃが、ソースパッド電極Ｓ１ｐの側に延伸している。ドレイン電極Ｄ１のドレインコンタクト電極Ｄ１ｃがソースパッド電極Ｓ１ｐの側に伸びている延長上では、絶縁層ＩＬ１は、第１半導体層１１０および第２半導体層１２０に接触していない。ただし、絶縁層ＩＬ１は、第１半導体層１１０の上に形成されており、溝Ｕ１の底部で第１半導体層１１０と接触している。
図９は、第１の実施形態の半導体素子１００のソース電極接触領域ＳＣ１およびドレイン電極接触領域ＤＣ１と絶縁層ＩＬ１との間の位置関係を示す図である。図９は、絶縁層ＩＬ１とソース電極接触領域ＳＣ１およびドレイン電極接触領域ＤＣ１とを抜き出して描いた平面図である。
図９に示すように、絶縁層ＩＬ１は、ソース電極接触領域ＳＣ１およびゲート電極接触領域ＧＣ１に向かって突出する突出部ＩＬ１ａを有する。図９に示すように、突出部ＩＬ１ａは、ゲート配線電極Ｇ１ｗと第１半導体層１１０との間の位置であって、ソース電極接触領域ＳＣ１の長手方向の延長上の位置に配置されている。
図５および図９に示すように、絶縁層ＩＬ１は、突出部ＩＬ１ａの位置で第２半導体層１２０と接触している。図８および図９に示すように、絶縁層ＩＬ１は、突出部ＩＬ１ａ以外の位置では第２半導体層１２０に接触していない。図５に示すように、絶縁層ＩＬ１の突出部ＩＬ１ａは、第２半導体層１２０と第３半導体層１３０と第４半導体層１４０とゲートコンタクト電極Ｇ１ｃとゲート配線電極Ｇ１ｗとに接触している。
１−７．電極の配線構造
図１０は、第１の実施形態の半導体素子１００のゲート電極Ｇ１の配線を示す図である。ゲート電極接触領域ＧＣ１のゲート電極Ｇ１は、ゲート配線電極ＧＷ２に連結されている。ゲート配線電極ＧＷ２は、ソース電極接触領域ＳＣ１の長手方向に平行な方向に形成されている。ゲート配線電極ＧＷ１は、ゲート配線電極ＧＷ２を介して複数のゲートコンタクト電極Ｇ１ｃと電気的に接続されている。ゲート配線電極ＧＷ１およびゲート配線電極ＧＷ２は、ゲート配線電極Ｇ１ｗの一部である。
図１１は、第１の実施形態の半導体素子１００のソース電極Ｓ１の配線を示す図である。ソースコンタクト電極Ｓ１ｃは、ソース配線電極ＳＷ２に連結されている。ソース配線電極ＳＷ２は、ソース電極接触領域ＳＣ１の長手方向に平行な方向に形成されている。ソース配線電極ＳＷ１は、ソース配線電極ＳＷ２を介して複数のソースコンタクト電極Ｓ１ｃと電気的に接続されている。ソース配線電極ＳＷ１およびソース配線電極ＳＷ２は、ソース配線電極Ｓ１ｗの一部である。
図１１に示すように、ソース電極Ｓ１のソース配線電極Ｓ１ｗを第２半導体層１２０に射影した領域は、ドレイン電極Ｄ１のドレイン配線電極Ｄ１ｗを第２半導体層１２０に射影した領域と重ならない。
図１０および図１１に示すように、ソース配線電極ＳＷ２を第２半導体層１２０に射影した領域は、ゲート配線電極ＧＷ２を第２半導体層１２０に射影した領域と重なる。
ソース電極Ｓ１のソース配線電極Ｓ１ｗを第２半導体層１２０に射影した領域は、ゲート電極Ｇ１のゲート配線電極Ｇ１ｗを第２半導体層１２０に射影した領域と部分的に重なる。ドレイン電極Ｄ１のドレイン配線電極Ｄ１ｗを第２半導体層１２０に射影した領域は、ゲート電極Ｇ１のゲート配線電極Ｇ１ｗを第２半導体層１２０に射影した領域と重ならない。
１−８．電極の積層構造
１−８−１．ソース電極およびドレイン電極
ソース電極Ｓ１およびドレイン電極Ｄ１は、前述のように、第２半導体層１２０の上に形成されている。第２半導体層１２０がＡｌＧａＮ層である場合には、ソース電極Ｓ１とドレイン電極Ｄ１とは、ＡｌＧａＮ層と接触する。
図１２は、第１の実施形態の半導体素子１００のソース電極Ｓ１およびドレイン電極Ｄ１の積層構造を示す図である。ソース電極Ｓ１は、第２半導体層１２０の側から順に形成された第１金属層Ｓ１ａ１、第２金属層Ｓ１ａ２、第３金属層Ｓ１ａ３、第４金属層Ｓ１ａ４、第５金属層Ｓ１ａ５、第６金属層Ｓ１ａ６を有する。第３金属層Ｓ１ａ３と第４金属層Ｓ１ａ４との間にはその他の金属層があってもよい。
第１金属層Ｓ１ａ１は、例えばＶである。第２金属層Ｓ１ａ２は、例えばＡｌである。第３金属層Ｓ１ａ３は、例えばＴｉである。第４金属層Ｓ１ａ４は、例えばＴｉである。第５金属層Ｓ１ａ５は、例えばＡｕである。第６金属層Ｓ１ａ６は、例えばＡｕである。上記は例示であり、上記以外の金属または合金を用いてもよい。
第１金属層Ｓ１ａ１の膜厚は、例えば、５ｎｍ以上６０ｎｍ以下である。第２金属層Ｓ１ａ２の膜厚は、例えば、２０ｎｍ以上４００ｎｍ以下である。第３金属層Ｓ１ａ３の膜厚は、例えば、５ｎｍ以上６０ｎｍ以下である。第４金属層Ｓ１ａ４の膜厚は、例えば、５ｎｍ以上６０ｎｍ以下である。第５金属層Ｓ１ａ５の膜厚は、例えば、５０ｎｍ以上４００ｎｍ以下である。第６金属層Ｓ１ａ６の膜厚は、例えば、１０００ｎｍ以上１５０００ｎｍ以下である。上記は例示であり、上記以外の数値を用いてもよい。
第１金属層Ｓ１ａ１から第５金属層Ｓ１ａ５までの金属層は、例えば、ソースコンタクト電極Ｓ１ｃに該当する。第６金属層Ｓ１ａ６は、例えば、ソース配線電極Ｓ１ｗに該当する。
ドレイン電極Ｄ１は、第２半導体層１２０の側から順に形成された第１金属層Ｄ１ａ１、第２金属層Ｄ１ａ２、第３金属層Ｄ１ａ３、第４金属層Ｄ１ａ４、第５金属層Ｄ１ａ５、第６金属層Ｄ１ａ６を有する。これらの金属層における金属の種類および膜厚は、ソース電極Ｓ１と同様である。もちろん、これらの金属層における金属の種類および膜厚は、ソース電極Ｓ１と異なっていてもよい。
１−８−２．ゲート電極
図１３は、第１の実施形態の半導体素子１００のゲート電極Ｇ１の積層構造を示す図である。ゲート電極Ｇ１は、第４半導体層１４０の側から順に形成された第１金属層Ｇ１ａ１、第２金属層Ｇ１ａ２、第３金属層Ｇ１ａ３、第４金属層Ｇ１ａ４を有する。
第１金属層Ｇ１ａ１は、例えばＮｉである。第２金属層Ｇ１ａ２は、例えばＡｕである。第３金属層Ｇ１ａ３は、例えばＮｉである。第４金属層Ｇ１ａ４は、例えばＡｕである。上記は例示であり、上記以外の金属または合金を用いてもよい。
第１金属層Ｇ１ａ１の膜厚は、例えば、５ｎｍ以上１００ｎｍ以下である。第２金属層Ｇ１ａ２の膜厚は、例えば、５ｎｍ以上３００ｎｍ以下である。第３金属層Ｇ１ａ３の膜厚は、例えば、５ｎｍ以上１００ｎｍ以下である。第４金属層Ｇ１ａ４の膜厚は、例えば、５０ｎｍ以上４００ｎｍ以下である。上記は例示であり、上記以外の数値を用いてもよい。
第１金属層Ｇ１ａ１から第３金属層Ｇ１ａ３までの金属層は、例えば、ゲートコンタクト電極Ｇ１ｃに該当する。第４金属層Ｇ１ａ４は、例えば、ゲート配線電極Ｇ１ｗに該当する。また、第１金属層Ｇ１ａ１から第４金属層Ｇ１ａ４までの金属層が、ゲートコンタクト電極Ｇ１ｃに該当し、その上にゲート配線電極Ｇ１ｗが存在してもよい。
２．半導体素子の動作原理
２−１．２次元電子ガスおよび２次元ホールガス
図１４は、第１の実施形態の半導体素子１００の２次元電子ガスおよび２次元ホールガスを示す図である。図１５は、第１の実施形態の半導体素子１００のバンド構造を示す図である。
図１４に示すように、第１半導体層１１０と第２半導体層１２０とはヘテロ接合されている。これにより、ピエゾ分極および自発分極が生じ、第１半導体層１１０側の第２半導体層１２０に正の固定電荷が誘起される。また、第２半導体層１２０と第３半導体層１３０とはヘテロ接合されている。これにより、ピエゾ分極および自発分極が生じ、第３半導体層１３０側の第２半導体層１２０に負の固定電荷が誘起される。
これにより、図１４および図１５に示すように、第２半導体層１２０側の第１半導体層１１０の内部に２次元電子ガス（２ＤＥＧ）が発生し、第２半導体層１２０側の第３半導体層１３０の内部に２次元ホールガス（２ＤＨＧ）が発生する。
また、ｐ型の第４半導体層１４０が第３半導体層１３０に接触している。このため、第３半導体層１３０における第２半導体層１２０側の価電子帯の上端のエネルギーが引き上げられる。このため、２次元ホールガス（２ＤＨＧ）の発生が促進される。
このようにして、図１４および図１５に示すように、ヘテロ界面に２次元電子ガス（２ＤＥＧ）および２次元ホールガス（２ＤＨＧ）が発生する。
２−２．閾値電圧
ゲート電極Ｇ１に印加するゲート電圧が閾値電圧Ｖｔｈ以上である場合には、前述のようにピエゾ分極および自発分極が生じる。そして、２次元電子ガス（２ＤＥＧ）および２次元ホールガス（２ＤＨＧ）が発生する。この状態では、ソース電極Ｓ１とドレイン電極Ｄ１との間に電流が流れる。閾値電圧Ｖｔｈは、例えば、−５Ｖ程度である。
ゲート電極Ｇ１に印加するゲート電圧が閾値電圧Ｖｔｈ未満である場合には、ピエゾ分極および自発分極が生じない。そのため、ソース電極Ｓ１とドレイン電極Ｄ１との間に電流がほとんど流れない。実際には、ソース電極Ｓ１とドレイン電極Ｄ１との間に微小なリーク電流が流れる。
ゲート電圧を閾値電圧Ｖｔｈ未満にすると、第４半導体層１４０からホールが引き抜かれる。このため、ゲート電極Ｇ１から第３半導体層１３０に正電荷が供給されず、２次元電子ガス（２ＤＥＧ）および２次元ホールガス（２ＤＨＧ）がほぼ同時に消失する。
ドレイン電流は、ドレイン電極Ｄ１、第２半導体層１２０、第１半導体層１１０の２次元電子ガス（２ＤＥＧ）、第２半導体層１２０、ソース電極Ｓ１、の経路で流れる。２次元ホールガス（２ＤＨＧ）は、半導体素子１００のオン・オフの際に２次元電子ガス（２ＤＥＧ）とともに発生するのみであり、半導体素子１００に電流を流すために直接利用されるわけではない。
３．半導体素子の電気的特性
ここで、半導体素子１００の構造と半導体素子１００の電気的特性との間の関係について説明する。
図１６は、第１の実施形態の半導体素子１００のゲート電極Ｇ１に逆バイアスが印加された場合の電界を概念的に示す模式図である。図１６の横軸は、半導体素子１００の位置を示している。図１６の縦軸は、電界である。逆バイアスが印加されたときには、半導体素子１００中のホールが引き抜かれる。このため、２次元電子ガス（２ＤＥＧ）および２次元ホールガス（２ＤＨＧ）が消失する。そして、第１半導体層１１０と第２半導体層１２０と第３半導体層１３０とは空乏化する。その結果、図１６における分極超接合領域ＰＳＪ１の幅方向にわたって、電界の強度が一様になる。ここで、図１６に示す電界の面積が電圧に相当する。
半導体素子１００のソース電極Ｓ１とドレイン電極Ｄ１との間に高い電圧が印加されたとしても、ゲート電極に逆バイアスを印加することにより、図１６のように電界を空間的に広く分布させることができる。つまり、この半導体素子１００は、局所的に強い電界が形成されることを抑制することができる。したがって、半導体素子１００の耐圧性は高い。
本明細書においてＦＥＴの耐圧とは、ゲート電圧Ｖｇを−１０Ｖ印加したオフ状態で、ドレイン電圧Ｖｄを印加したときにドレイン電流Ｉｄが１×１０-4Ａに達するドレイン電圧Ｖｄの値のことをいう。本実施形態においては、半導体素子１００の常温での定格電流は数Ａ〜数十Ａ程度である。上記のドレイン電流Ｉｄは、この定格電流から５桁程度低い値である。
３−１．分極超接合領域
分極超接合領域ＰＳＪ１があると、分極超接合領域ＰＳＪ１を空乏化させることができる。ゲート電極Ｇ１に大きな逆バイアスが印加されたとしても、分極超接合領域ＰＳＪ１にわたって一様な電界分布が形成される。一方、従来のＦＥＴではゲート近傍に強い電界が形成されることが多い。このため、ゲート電極Ｇ１近傍に形成される電界強度は同様な条件下の従来のＦＥＴに比べて十分に小さい。このように、半導体素子１００においては、ゲート近傍への電界集中が緩和されている。このため、分極超接合領域ＰＳＪ１の長さである分極超接合長Ｌｐｓｊが長いほど、半導体素子１００の耐圧性は高い傾向にある。
一方、分極超接合長Ｌｐｓｊが短いと、ソース電極Ｓ１とドレイン電極Ｄ１との間の距離は短い。このため、分極超接合長Ｌｐｓｊが短いほど、半導体素子１００のオン抵抗は低い傾向にある。
３−２．ゲート長
ゲート長Ｌｇは、ソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向における第４半導体層１４０の長さである。ゲート長Ｌｇが短いほど、応答時間は短い傾向にある。ゲート長Ｌｇが短い場合には、ゲート長Ｌｇ方向の空乏層領域が短い。空乏層領域が狭くなるため、ゲート電荷容量は小さくてよい。つまり、半導体素子１００にスイッチング動作をさせる際に、ゲート電極Ｇ１が空乏層領域に供給または排出する電荷量が少なくて済む。これにより、半導体素子１００のスイッチング速度は向上する。
３−３．ゲート幅
ゲート幅は、ソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向に直交する方向おける第４半導体層１４０の長さである。つまり、ゲート幅は、ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１の周囲を囲む長さである。複数のソース電極接触領域ＳＣ１が離散的に配置されているため、実際には、ゲート幅は、複数のゲート電極接触領域ＧＣ１が複数のソース電極接触領域ＳＣ１の周囲を囲む長さの和である。
ゲート幅が長いほど、半導体素子１００に電流を流す領域を大きくすることができる。このため、ゲート幅が長いほど、ドレイン電圧Ｖｄが２Ｖのときの電流値が大きくなる傾向にある。第１の実施形態では、このゲート幅を長くするために、ソース電極接触領域ＳＣ１を棒状形状にし、ドレイン電極接触領域ＤＣ１を櫛歯形状にしている。
なお、ドレイン電流がソース電極Ｓ１とドレイン電極Ｄ１との間に流れることから、ソース幅またはドレイン幅を長くするという考え方をとることができる。ドレイン電流は、ソース幅とドレイン幅とのうち短いほうに依存して制限されると考えられる。ソース幅は、ソース電極接触領域ＳＣ１の外周長である。ドレイン幅は、ドレイン電極接触領域ＤＣ１の外周長である。ただし、ソース幅またはドレイン幅は、ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１とが対面していない領域の長さを差し引いてもよい。
３−４．絶縁層の突出部
図５に示すように、第２半導体層１２０は、絶縁層ＩＬ１の突出部ＩＬ１ａの箇所では絶縁層ＩＬ１に接触している。図８に示すように、第２半導体層１２０は、絶縁層ＩＬ１の突出部ＩＬ１ａ以外の箇所ではポリイミド層ＰＩ１に接触している。ポリイミド層ＰＩ１は、絶縁層ＩＬ１よりも厚膜を成膜することに適している。そのため、ポリイミド層ＰＩ１が半導体層の周囲のより多くの領域を絶縁する。
図５に示すように、ゲート配線電極Ｇ１ｗの直下の領域においては、絶縁層ＩＬ１が半導体層とその周囲の材料とを絶縁する。図８に示すように、ゲート配線電極Ｇ１ｗの直下以外の領域においては、ポリイミド層ＰＩ１が半導体層とその周囲の材料とを絶縁する。
ここで、ゲート配線電極Ｇ１ｗの直下以外の領域において、絶縁層ＩＬ１が半導体層とその周囲の材料とを絶縁することを仮定する。ドレイン電極接触領域ＤＣ１には高い電位が印加される。このため、ドレイン電極接触領域ＤＣ１からソース電極接触領域ＳＣ１またはゲート電極接触領域ＧＣ１に絶縁層ＩＬ１の表面を介してリーク電流が発生するおそれがある。本実施形態では、ゲート配線電極Ｇ１ｗの直下以外の領域においては、ポリイミド層ＰＩ１が半導体層とその周囲の材料とを絶縁するため、絶縁層ＩＬ１の表面を介したリーク電流が抑制される。
図５に示すように、突出部ＩＬ１ａの箇所では、サファイア基板Ｓｕｂの側から第１半導体層１１０、第２半導体層１２０、第３半導体層１３０、第４半導体層１４０、絶縁層ＩＬ１、ゲート配線電極Ｇ１ｗの順で積層されている。絶縁層ＩＬ１が酸化物であれば、この積層構造はＭＯＳ構造になっている。この突出部ＩＬ１ａの箇所と、ゲートコンタクト電極Ｇ１ｃと第４半導体層１４０とが直接接触している箇所とでは、分極超接合領域ＰＳＪ１を空乏化するためのゲート電圧が異なる。
第１の実施形態の半導体素子１００では、第２半導体層１２０と絶縁層ＩＬ１との接触箇所が、突出部ＩＬ１ａに限定されている。さらに、ゲート電極接触領域ＧＣ１を第２半導体層１２０に射影した領域がソース電極接触領域ＳＣ１の周囲を取り囲んでいる。このため、リーク電流が抑制される。
４．半導体素子の製造方法
４−１．半導体層形成工程
図１７に示すように、サファイア基板Ｓｕｂ１の上に、バッファ層Ｂｆ１、第１半導体層１１０、第２半導体層１２０、第３半導体層１３０、第４半導体層１４０をこの順序で成長させる。そのために、例えば、ＭＯＣＶＤ法を用いればよい。または、その他の気相成長法、液相成長法等を用いてもよい。
４−２．凹部形成工程
図１８に示すように、凹部Ｘ１、Ｘ２、Ｘ３を形成する。そのためにＩＣＰ等のドライエッチングを用いればよい。エッチングガスは、例えば、Ｃｌ2 、ＢＣｌ3 、ＳｉＣＦ4 等の塩素系ガスである。ドライエッチングの際に、フォトレジスト等を用いればよい。凹部Ｘ１は、ソース電極Ｓ１を形成する領域である。凹部Ｘ２は、ドレイン電極Ｄ１を形成する領域である。凹部Ｘ３は、分極超接合領域ＰＳＪ１となる領域である。
凹部Ｘ１および凹部Ｘ２の底部には、第２半導体層１２０が露出する。凹部Ｘ３の底部には、第３半導体層１３０が露出する。そのため、まず、第３半導体層１３０まで露出させた後、凹部Ｘ１、Ｘ２を形成する領域のみを再度エッチングし、第２半導体層１２０を露出させればよい。または、別々の２工程を実施してもよい。ここで、凹部Ｘ１、Ｘ２の深さは同程度であるが、凹部Ｘ１、Ｘ２はつながっていない。凹部Ｘ１は棒状の形状であり、凹部Ｘ２は櫛歯形状である。
また、素子機能領域ＦＲ１の外側の領域では、溝Ｕ１および溝Ｕ２を形成して第１半導体層１１０を露出させる。これにより、ソース電極接触領域ＳＣ１、ドレイン電極接触領域ＤＣ１、ゲート電極接触領域ＧＣ１、分極超接合領域ＰＳＪ１が存在する領域以外の領域に、電流の経路が形成されない。つまり、半導体素子１００の能動領域が限定される。
４−３．絶縁層形成工程
第１半導体層１１０の溝Ｕ１および溝Ｕ２の上に絶縁層ＩＬ１を成膜する。そのために、例えば、ＣＶＤ法を用いればよい。
４−４．電極形成工程
図１９に示すように、ソース電極Ｓ１とドレイン電極Ｄ１とゲート電極Ｇ１とを形成する。ソース電極Ｓ１およびドレイン電極Ｄ１は、電極の積層構造が同じであるため、同一工程で実施すればよい。ゲート電極Ｇ１の積層構造は、ソース電極Ｓ１およびドレイン電極Ｄ１と異なるため、別工程で実施する。これらの電極の形成のために、スパッタリング、ＡＬＤ法、ＥＢ蒸着法等の成膜技術を用いればよい。この工程により、絶縁層ＩＬ１は、ソース電極Ｓ１とドレイン電極Ｄ１とゲート電極Ｇ１と、第１半導体層１１０と、の間に配置される。
４−５．保護層形成工程
次に、露出している半導体層の表面をポリイミドで覆う。ポリイミドの前駆体であるポリアミド酸を半導体の露出部分に塗布する。その後、ウエハを２５０℃以上５００℃以下で加熱し、ポリイミド層ＰＩ１を形成する。
４−６．素子分離工程
そして、ウエハから半導体素子１００を切り出し、各々の独立した半導体素子１００を製造する。
４−７．その他の工程
配線電極またはパッド電極を形成する工程、熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体素子１００が得られる。
５．第１の実施形態の効果
５−１．ソース電極接触領域およびドレイン電極接触領域
ソース電極接触領域ＳＣ１は、棒状形状である。ドレイン電極接触領域ＤＣ１は、櫛歯形状である。そして、ドレイン電極接触領域ＤＣ１の櫛歯の間にソース電極接触領域ＳＣ１の棒状形状が配置されている。ソース電極接触領域ＳＣ１の外周部とドレイン電極接触領域ＤＣ１の外周部とが構成する経路は長い。電流は、ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間に挟まれた領域の半導体層に流れる。このため、この半導体素子１００は、大電流を流すことができる。
５−２．ゲート電極接触領域
半導体素子１００においては、ゲート電極Ｇ１と第４半導体層１４０とが接触するゲート電極接触領域ＧＣ１を第２半導体層１２０に射影した領域は、ソース電極Ｓ１と第２半導体層１２０とが接触するソース電極接触領域ＳＣ１を第２半導体層１２０に射影した領域の周囲を非接触で囲んでいる。このため、ドレイン電極Ｄ１と第２半導体層１２０とが接触するドレイン電極接触領域ＤＣ１と、ソース電極接触領域ＳＣ１と、の間に、ゲート電極接触領域ＧＣ１が必ず存在することとなる。したがって、半導体素子１００は、オフ時のリーク電流を抑制することができる。
５−３．分極超接合領域
半導体素子１００は、分極超接合領域ＰＳＪ１を有する。分極超接合領域ＰＳＪ１があることにより、空乏化領域を広くすることができる。このため、半導体素子１００は高い耐圧性を備えている。
５−４．ゲート長
半導体素子１００は、比較的長いゲート長Ｌｇを有する。ゲート長Ｌｇが比較的長いため、空乏化領域を広くすることができる。
６．変形例
６−１．装置
第１の実施形態の技術は、半導体素子１００を有する装置に応用することが可能である。このような装置として、例えば、パッケージ、モジュール、送信機、通信機、電力電送機などが挙げられる。
６−２．半導体層
第１の実施形態では第２半導体層１２０はＡｌＧａＮである。第２半導体層１２０はＡｌX ＩｎY Ｇａ(1-X-Y) Ｎ（Ｘ＞０）であってもよい。第１半導体層１１０および第３半導体層１３０は、ＡｌX ＩｎY Ｇａ(1-X-Y) Ｎ（Ｘ≧０）であってもよい。ただし、第１半導体層１１０および第３半導体層１３０のバンドギャップは、第２半導体層１２０のバンドギャップよりも小さい。また、第１半導体層１１０および第３半導体層１３０の組成は、同じでなくてもよい。
６−３．ソース電極接触領域およびドレイン電極接触領域
第１の実施形態では、ソース電極接触領域ＳＣ１が棒状形状を有し、ドレイン電極接触領域ＤＣ１が櫛歯形状を有する。その代わりに、ソース電極接触領域ＳＣ１が櫛歯形状を有し、ドレイン電極接触領域ＤＣ１が棒状形状を有していてもよい。
したがって、ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との一方が、棒状形状を有する。ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との他方が、櫛歯形状を有する。ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との一方の棒状形状が、ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との他方の櫛歯形状の間に配置されている。
６−４．電極接触領域の形状
ソース電極接触領域ＳＣ１の棒状形状の先端部分は円弧形状である。しかし、先端部分は円弧に限らない。棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。
６−５．ソースコンタクト電極およびドレインコンタクト電極
ソースコンタクト電極Ｓ１ｃおよびドレインコンタクト電極Ｄ１ｃは、第２半導体層１２０に直接接触している。凹部Ｘ１、Ｘ２が第２半導体層１２０の途中にまで達しているためである。しかし、凹部Ｘ１、Ｘ２の底部が第２半導体層１２０に十分に近ければ、ソースコンタクト電極Ｓ１ｃおよびドレインコンタクト電極Ｄ１ｃは、第２半導体層１２０に直接接触している必要はない。この場合には、凹部Ｘ１、Ｘ２が第３半導体層１３０の途中にまで達している。そして、ソースコンタクト電極Ｓ１ｃおよびドレインコンタクト電極Ｄ１ｃは、非常に薄い第３半導体層１３０に接触している。第３半導体層１３０の非常に薄い部分の厚みは、例えば、１０ｎｍ以下である。このとき、第３半導体層１３０は、凹部Ｘ１、Ｘ２の箇所で薄く、凹部Ｘ１、Ｘ２以外の箇所では凹部Ｘ１、Ｘ２の箇所より厚い。この場合であっても、半導体素子はソース・ドレイン間に十分な大きさの電流を流すことができる。
したがって、ソース電極Ｓ１およびドレイン電極Ｄ１は、第２半導体層１２０または第３半導体層１３０の上に形成されている。ソース電極接触領域ＳＣ１は、ソース電極Ｓ１と第２半導体層１２０または第３半導体層１３０とが接触する領域である。ドレイン電極接触領域ＤＣ１は、ドレイン電極Ｄ１と第２半導体層１２０または第３半導体層１３０とが接触する領域である。
６−６．ゲート電極接触領域
ゲート電極接触領域ＧＣ１は、ドレイン電極接触領域ＤＣ１を囲んでもよい。この場合においても、オフ時のリーク電流が抑制される。この場合には、ゲート電極接触領域ＧＣ１を第２半導体層１２０に射影した領域は、ソース電極接触領域ＳＣ１またはドレイン電極接触領域ＤＣ１を第２半導体層１２０に射影した領域の周囲を囲んでいる。
６−７．配線電極
ソース電極Ｓ１とドレイン電極Ｄ１との位置関係を入れ替えてもよい。この場合には、ソース配線電極Ｓ１ｗを第２半導体層１２０に射影した領域とドレイン配線電極Ｄ１ｗを第２半導体層１２０に射影した領域との２つの領域のうちの一方は、ゲート配線電極Ｇ１ｗを第２半導体層１２０に射影した領域と部分的に重なり、ソース配線電極Ｓ１ｗを第２半導体層１２０に射影した領域とドレイン配線電極Ｄ１ｗを第２半導体層１２０に射影した領域との２つの領域のうちの他方は、ゲート配線電極Ｇ１ｗを第２半導体層１２０に射影した領域と重ならない。
また、ソース配線電極Ｓ１ｗを第２半導体層１２０に射影した領域とドレイン配線電極Ｄ１ｗを第２半導体層１２０に射影した領域との２つの領域のうちの一方と、ゲート配線電極Ｇ１ｗを第２半導体層１２０に射影した領域と、が部分的に重なる箇所では、ソース配線電極Ｓ１ｗまたはドレイン配線電極Ｄ１ｗと第１半導体層１１０との間の距離は、ゲート配線電極Ｇ１ｗと第１半導体層１１０との間の距離よりも大きい。
６−８．保護膜
半導体層を保護する保護膜は、ポリイミド以外の絶縁層であってもよい。絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有するとよい。例えば、絶縁層は、ＳｉＯ2 、ＳｉX ＮY 、ＳｉＯＮ、Ａｌ2 Ｏ3 、ＡｌＮ、ＡｌＯＮ、ＺｒＯ2 、ＺｒＮ、ＺｒＯＮ、Ｔａ2 Ｏ3 、ＴａＮ、ＴａＯＮ、ＨｆＯ2 、ＨｆＮ2 、ＨｆＯＮ、ＴｉＯ2 、ＴｉＮ、ＴｉＯＮ、ポリイミドのいずれか１つ以上を有する。
６−９．組み合わせ
上記の変形例を自由に組み合わせてよい。
（第２の実施形態）
第２の実施形態について説明する。
１．半導体素子
図２０は、第２の実施形態の半導体素子２００の上面図である。ソース電極Ｓ１と第２半導体層１２０とが接触するソース電極接触領域ＳＣ１が、棒状形状である。ドレイン電極Ｄ１と第２半導体層１２０とが接触するドレイン電極接触領域ＤＣ１が、櫛歯形状である。ソース電極接触領域ＳＣ１の棒状形状が、ドレイン電極接触領域ＤＣ１の櫛歯形状の間に配置されている。
半導体素子２００では、距離Ｌｐｓｊ２が距離Ｌｐｓｊ１以上である。距離Ｌｐｓｊ１は、ソース電極接触領域ＳＣ１の先端部分以外の棒状部分における分極超接合長である。距離Ｌｐｓｊ２は、ソース電極接触領域ＳＣ１の先端部分における分極超接合長である。
このように、棒状形状の先端部分におけるソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向の分極超接合領域ＰＳＪ２の長さが、棒状形状の先端部分以外の部分におけるソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向の分極超接合領域ＰＳＪ１の長さ以上である。
棒状形状の先端部分以外の部分におけるソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向の分極超接合領域ＰＳＪ１の長さに対する、棒状形状の先端部分におけるソース電極接触領域ＳＣ１からドレイン電極接触領域ＤＣ１までの最短距離を結ぶ方向の分極超接合領域ＰＳＪ２の長さが、１．０５以上３以下であるとよい。
半導体素子２００では、距離Ｌｓｄ２が距離Ｌｓｄ１以上である。距離Ｌｓｄ１は、ソース電極接触領域ＳＣ１の先端部分以外の棒状部分におけるソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間の距離である。距離Ｌｓｄ２は、ソース電極接触領域ＳＣ１の先端部分におけるソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間の距離である。
すなわち、棒状形状の先端部分におけるソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間の距離以上である。
棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。
２．第２の実施形態の効果
ソース電極Ｓ１のソース電極接触領域ＳＣ１の先端部分は、先端部分以外の棒状部分に比べて電界が強くなりやすい。第２の実施形態の半導体素子２００では、その先端部分において、分極超接合領域ＰＳＪの分極超接合長Ｌｐｓｊ２の長さを長くしている。また、同様の理由で、距離Ｌｓｄ２を大きくしている。このため、半導体素子２００は、より高い耐圧性を備えている。
３．変形例
３−１．ソース電極接触領域およびドレイン電極接触領域
ソース電極接触領域ＳＣ１が櫛歯形状を有し、ドレイン電極接触領域ＤＣ１が棒状形状を有していてもよい。その場合であっても、棒状形状の先端部分におけるソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間の距離以上である。
３−２．弧状部
弧状部は、例えば、円弧形状である。しかし、弧状部は、円弧以外の弧状形状であってもよい。
３−３．組み合わせ
上記の変形例を自由に組み合わせてよい。
（第３の実施形態）
第３の実施形態について説明する。
１．半導体素子
図２１は、第３の実施形態の半導体素子３００の積層構造を示す図である。ソース電極Ｓ１は、凹部Ｘ１の上に形成されている。ドレイン電極Ｄ１は、凹部Ｘ２の上に形成されている。
ここで、ドレイン電極接触領域ＤＣ１と第３半導体層１３０との間の距離Ｌｄが、ソース電極接触領域ＳＣ１と第３半導体層１３０との間の距離Ｌｓより大きい。ドレイン電極接触領域ＤＣ１と第３半導体層１３０との間の距離Ｌｄは、例えば、１μｍ以上１０μｍ以下である。
また、ソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１とゲート電極接触領域ＧＣ１とを第２半導体層１２０に射影した場合に、ドレイン電極接触領域ＤＣ１を射影した領域とゲート電極接触領域ＧＣ１を射影した領域との間の距離Ｌｄｇが、ソース電極接触領域ＳＣ１を射影した領域とゲート電極接触領域ＧＣ１を射影した領域との間の距離Ｌｓｇよりも大きい。
２．第３の実施形態の効果
半導体素子３００の動作時には、ドレイン電極Ｄ１とゲート電極Ｇ１との間の電位差（電圧）は、ソース電極Ｓ１とゲート電極Ｇ１との間の電位差（電圧）よりも十分に大きいことがある。このため、第３の実施形態では、ドレイン電極接触領域ＤＣ１とゲート電極接触領域ＧＣ１との間の距離Ｌｄｇをソース電極接触領域ＳＣ１とゲート電極接触領域ＧＣ１との間の距離Ｌｓｇよりも十分に大きくとっている。ドレイン電極Ｄ１に高い電位が印加されるため、ドレイン・ゲート間の電界強度がソース・ゲート間の電界強度よりも強い。このため、距離Ｌｄｇを距離Ｌｓｇよりも十分に大きくしている。
（第４の実施形態）
第４の実施形態について説明する。
図２２は、第４の実施形態の半導体素子４００のゲートパッド電極の周辺を示す図である。
ソース電極Ｓ２は、ソースコンタクト電極Ｓ２ｃと、ソース配線電極Ｓ２ｗと、ソースパッド電極Ｓ２ｐと、を有する。ソースコンタクト電極Ｓ２ｃは、第２半導体層１２０と直接接触している。ソース配線電極Ｓ２ｗは、ソースコンタクト電極Ｓ２ｃとソースパッド電極Ｓ２ｐとを連結する。ソースパッド電極Ｓ２ｐは、外部電源と電気的に接続するための電極である。
ゲート電極Ｇ２は、ゲートコンタクト電極Ｇ２ｃと、ゲート配線電極Ｇ２ｗと、ゲートパッド電極Ｇ２ｐと、を有する。ゲートコンタクト電極Ｇ２ｃは、第４半導体層１４０と直接接触している。ゲート配線電極Ｇ２ｗは、ゲートコンタクト電極Ｇ２ｃとゲートパッド電極Ｇ２ｐとを連結する。ゲートパッド電極Ｇ２ｐは、外部電源と電気的に接続するための電極である。
ソース配線電極Ｓ２ｗは、ソースパッド電極Ｓ２ｐとの連結箇所に弧状に湾曲する湾曲部Ｓ２ｒを有する。ゲート配線電極Ｇ２ｗは、ゲートパッド電極Ｇ２ｐとの連結箇所に弧状に湾曲する湾曲部Ｇ２ｒを有する。
２．絶縁層
図２３は、第４の実施形態の半導体素子４００のドレイン電極露出領域の周辺の断面構造を示す図である。図２３に示すように、半導体素子４００は、絶縁層ＩＬ１の他に、絶縁層ＩＬ２と、絶縁層ＩＬ３と、絶縁層ＩＬ４と、を有する。絶縁層ＩＬ２は、絶縁層ＩＬ１の上に位置している。絶縁層ＩＬ３は、絶縁層ＩＬ２の上に位置している。絶縁層ＩＬ４は、絶縁層ＩＬ３の上に位置している。
絶縁層ＩＬ１および絶縁層ＩＬ２の材質は、無機誘電体膜である。無機誘電体膜は、例えば、ＳｉＯ2 である。また、絶縁層ＩＬ３および絶縁層ＩＬ４の材質は、有機誘電体膜である。有機誘電体膜は、例えば、ポリイミドである。ＳｉＯ2 等の硬い膜の上に有機誘電体膜を形成するとよい。
絶縁層ＩＬ２および絶縁層ＩＬ３が絶縁層ＩＬ１と第２半導体層１２０との間の隙間を埋めている。絶縁層ＩＬ２は、半導体層の側面および表面を埋めている。また、絶縁層ＩＬ２はソース電極Ｓ１とドレイン電極Ｄ１とゲート電極Ｇ１のコンタクト電極を埋めている。絶縁層ＩＬ４は、最上層である。
２．第４の実施形態の効果
半導体素子４００は、高い耐圧性を備えている。このため、使用時において、半導体素子４００に高電圧が印加されることがある。このように高電圧が印加された場合であっても、湾曲部Ｓ２ｒおよび湾曲部Ｇ２ｒの周囲に強い電界が形成されることが抑制される。また、絶縁層内の内部応力も緩和されると考えられる。
３．変形例
３−１．ドレイン電極
ドレイン電極においても、ドレイン配線電極は、ドレインパッド電極との連結箇所に弧状に湾曲する湾曲部を有するとよい。
３−２．パッド電極の数
図２４は、第４の実施形態の変形例における半導体素子の上面図である。図２４に示すように、半導体素子は、複数のソースパッド電極Ｓ２ｐを有していてもよい。つまり、ゲート電極Ｇ２とソース電極Ｓ２とドレイン電極Ｄ２とのうちの少なくとも一つは、複数のパッド電極を有していてもよい。図２４に示すように、ゲートパッド電極Ｇ２ｐは、ソースパッド電極Ｓ２ｐとソースパッド電極Ｓ２ｐとの間に挟まれた状態で配置されている。
図２５は、第４の実施形態の変形例における半導体素子におけるゲートパッド電極の周辺の拡大図である。図２５に示すように、ソースパッド電極Ｓ２ｐとソースパッド電極Ｓ２ｐとを連結する連結部Ｓ２ｉにも湾曲形状Ｓ２ｉ１が形成されている。
３−３．パッド電極の形状
ソースパッド電極Ｓ２ｐとゲートパッド電極Ｇ２ｐとドレインパッド電極とのうちの少なくとも一つの角は、湾曲形状になっていてもよい。
３−４．絶縁層
絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有するとよい。例えば、絶縁層は、ＳｉＯ2 、ＳｉX ＮY 、ＳｉＯＮ、Ａｌ2 Ｏ3 、ＡｌＮ、ＡｌＯＮ、ＺｒＯ2 、ＺｒＮ、ＺｒＯＮ、Ｔａ2 Ｏ3 、ＴａＮ、ＴａＯＮ、ＨｆＯ2 、ＨｆＮ2 、ＨｆＯＮ、ＴｉＯ2 、ＴｉＮ、ＴｉＯＮ、ポリイミドのいずれか１つ以上を有する。
３−５．組み合わせ
上記の変形例を自由に組み合わせてよい。
（第５の実施形態）
第５の実施形態について説明する。
１．半導体素子
半導体素子の基本構造は、第１の実施形態と同様である。
第２半導体層１２０における転位密度は、例えば、１×１０6 ｃｍ-2以上１×１０10ｃｍ-2以下である。転位密度は、５×１０9 ｃｍ-2以下であるとよい。また、第１半導体層１１０における転位密度は、例えば、１×１０6 ｃｍ-2以上１×１０10ｃｍ-2以下である。転位密度は、５×１０9 ｃｍ-2以下であるとよい。
第２半導体層１２０と第３半導体層１３０との間の接触面積が、ゲート幅方向の１μｍ当たり、１０μｍ2 以上２００μｍ2 以下である。
ゲート長Ｌｇが、０．１μｍ以上６μｍ以下である。また、ゲート長Ｌｇが、０．３μｍ以上５μｍ以下であってもよい。さらに、ゲート長Ｌｇが、１μｍ以上４μｍ以下であってもよい。
第２半導体層１２０と第３半導体層１３０との間の接触面積と耐圧とが、次式（１）
１０１ｘ−８１０ ≦ ｙ ≦ ２３５ｘ＋５８５ ………（１）
ｘ：ゲート幅方向の１μｍ当たりの第２半導体層と第３半導体層との間の接触面積
ｙ：耐圧
を満たす。
２．半導体素子の電気的特性
第５の実施形態の半導体素子における３００Ｖスイッチングでの立ち上がり時間（ｔｒ）および立ち下がり時間（ｔｆ）がいずれも３ｎｓ以上３０ｎｓ以下である。
第５の実施形態の半導体素子の耐圧は１５００Ｖ以上２００００Ｖ以下である。また、半導体素子の耐圧は３０００Ｖ以上１００００Ｖ以下であってもよい。
３．転位密度
半導体層の転位密度を低減するために、スパッタリングによりＡｌＮバッファ層を成膜する方法、基板に凹凸形状を形成する方法、ＶＰＥにより数十μｍ以上の厚膜を成膜する方法等を用いるとよい。
（第６の実施形態）
第６の実施形態について説明する。
１．半導体素子
半導体素子の基本構造は、第１の実施形態と同様である。
分極超接合長Ｌｐｓｊが１μｍ以上５０μｍ以下である。分極超接合長Ｌｐｓｊが２μｍ以上４０μｍ以下であってもよい。分極超接合長Ｌｐｓｊが３μｍ以上３０μｍ以下であってもよい。
ゲート長Ｌｇが、０．１μｍ以上６μｍ以下である。また、ゲート長Ｌｇが、０．３μｍ以上５μｍ以下であってもよい。さらに、ゲート長Ｌｇが、１μｍ以上４μｍ以下であってもよい。
２．半導体素子の電気的特性
第６の実施形態の半導体素子における３００Ｖスイッチングでの立ち上がり時間（ｔｒ）および立ち下がり時間（ｔｆ）がいずれも３ｎｓ以上３０ｎｓ以下である。立ち上がり時間（ｔｒ）および立ち下がり時間（ｔｆ）が４ｎｓ以上２０ｎｓ以下であってもよい。立ち上がり時間（ｔｒ）および立ち下がり時間（ｔｆ）が５ｎｓ以上１０ｎｓ以下であってもよい。
第６の実施形態の半導体素子における規格化オン抵抗が、１ｍΩ・ｃｍ2 以上２０ｍΩ・ｃｍ2 以下である。規格化オン抵抗が、２ｍΩ・ｃｍ2 以上１７ｍΩ・ｃｍ2 以下であってもよい。規格化オン抵抗が、３ｍΩ・ｃｍ2 以上１５ｍΩ・ｃｍ2 以下であってもよい。
（第７の実施形態）
第７の実施形態について説明する。
１．半導体素子
半導体素子の基本構造は、第１の実施形態と同様である。
アクティブ領域面積が、２．２ｍｍ2 以上１００ｍｍ2 以下である。アクティブ領域面積が、２．５ｍｍ2 以上９０ｍｍ2 以下であってもよい。アクティブ領域面積が、３ｍｍ2 以上８０ｍｍ2 以下であってもよい。
アクティブ領域面積は、第１半導体層１１０に電流が実質的に流れる面積である。アクティブ領域面積は、第２半導体層１２０における第３半導体層１３０側の面積から、ソース電極接触領域ＳＣ１およびドレイン電極接触領域ＤＣ１の面積と、最も外側のソース電極接触領域ＳＣ１と第２半導体層１２０の外周部との間に挟まれた領域の面積と、を引いた面積である。
ゲート長Ｌｇが、０．１μｍ以上６μｍ以下である。また、ゲート長Ｌｇが、０．３μｍ以上５μｍ以下であってもよい。さらに、ゲート長Ｌｇが、１μｍ以上４μｍ以下であってもよい。
ゲート幅が、３００ｍｍ以上１２０００ｍｍ以下である。ゲート幅が、３５０ｍｍ以上１１０００ｍｍ以下であってもよい。ゲート幅が、４００ｍｍ以上１００００ｍｍ以下であってもよい。
半導体素子の外周長が１３ｍｍ以上５２０ｍｍ以下である。半導体素子の外周長が１５ｍｍ以上５００ｍｍ以下であってもよい。半導体素子の外周長が２０ｍｍ以上４８０ｍｍ以下であってもよい。外周長は、半導体素子のサファイア基板Ｓｕｂ１の４辺の長さの和である。
２．半導体素子の電気的特性
第７の実施形態の半導体素子における３００Ｖスイッチングでの立ち上がり時間（ｔｒ）および立ち下がり時間（ｔｆ）がいずれも３ｎｓ以上３０ｎｓ以下である。
第７の実施形態の半導体素子におけるドレイン電圧Ｖｄが２Ｖのときの電流値は、３０Ａ以上１２００Ａ以下である。ドレイン電圧Ｖｄが２Ｖのときの電流値は、オン状態において電流飽和領域ではない領域の電流値である。
（第８の実施形態）
１．ショットキーバリアダイオード
図２６は、第８の実施形態の半導体素子５００の積層構造を示す図である。半導体素子５００は、ショットキーバリアダイオードである。半導体素子５００は、サファイア基板Ｓｕｂ２と、バッファ層Ｂｆ２と、第１半導体層５１０と、第２半導体層５２０と、第３半導体層５３０と、第４半導体層５４０と、カソード電極Ｃ１と、アノード電極Ａ１と、を有する。
バッファ層Ｂｆ２は、サファイア基板Ｓｕｂ２の上に形成されている。第１半導体層５１０は、バッファ層Ｂｆ２の上に形成されている。第２半導体層５２０は、第１半導体層５１０の上に形成されている。第３半導体層５３０は、第２半導体層５２０の上に形成されている。第４半導体層５４０は、第３半導体層５３０の上に形成されている。
第１半導体層５１０と第２半導体層５２０と第３半導体層５３０と第４半導体層５４０とは、III 族窒化物半導体層である。第２半導体層５２０のバンドギャップは、第１半導体層５１０および第３半導体層５３０のバンドギャップよりも大きい。第１半導体層５１０と第２半導体層５２０と第３半導体層５３０とは、アンドープの半導体層である。第４半導体層５４０は、ｐ型半導体層である。
カソード電極Ｃ１は、第２半導体層５２０の上に形成されている。凹部Ｙ１は、第４半導体層５４０から第２半導体層５２０の途中まで達している。カソード電極Ｃ１は、凹部Ｙ１の上に形成されている。
アノード電極Ａ１は、第４半導体層５４０の上に形成されている。凹部Ｙ２は、第４半導体層５４０から第１半導体層５１０の途中まで達している。アノード電極Ａ１は、凹部Ｙ２の底面から第４半導体層５４０までにわたって形成されている。このため、アノード電極Ａ１は、第１半導体層５１０と第２半導体層５２０と第３半導体層５３０と第４半導体層５４０とに接触している。アノード電極Ａ１は、第１半導体層５１０の底面および側面と、第２半導体層５２０および第３半導体層５３０の側面と、第４半導体層５４０の側面および上面と、に接触している。
図２７は、第８の実施形態の半導体素子５００の電極形成領域を示す図である。図２７に示すように、半導体素子５００は、カソード電極Ｃ１と第２半導体層５２０とが接触するカソード電極接触領域ＣＣ１と、アノード電極Ａ１と第４半導体層５４０とが接触するアノード電極接触領域ＡＣ１と、を有する。
カソード電極Ｃ１と第２半導体層５２０とが接触するカソード電極接触領域ＣＣ１は、櫛歯形状を有する。アノード電極Ａ１と第１半導体層５１０および第４半導体層５４０とが接触するアノード電極接触領域ＡＣ１は、棒状形状を有する。アノード電極接触領域ＡＣ１を第１半導体層５１０に射影した領域の棒状形状は、カソード電極接触領域ＣＣ１を第１半導体層５１０に射影した領域の櫛歯形状の間の位置に配置されている。
分極超接合領域は、第３半導体層５３０が形成されているとともに第４半導体層５４０が形成されていない領域であってアノード電極接触領域ＡＣ１とカソード電極接触領域ＣＣ１との間に位置する。
２．耐圧
本明細書においてショットキーバリアダイオードの耐圧とは、アノード電極Ａ１とカソード電極Ｃ１との間に逆方向の電圧Ｖａを印加したときにアノード電流Ｉａが１×１０-4Ａに達するアノード電圧Ｖａの値のことをいう。
３．変形例
３−１．電極接触領域の形状
カソード電極接触領域ＣＣ１は、棒状形状を有し、アノード電極接触領域ＡＣ１は、櫛歯形状を有していてもよい。すなわち、カソード電極接触領域ＣＣ１とアノード電極接触領域ＡＣ１との一方が櫛歯形状を有し、カソード電極接触領域ＣＣ１とアノード電極接触領域ＡＣ１との他方が棒状形状を有してもよい。
図２８は、第８の実施形態の変形例における半導体素子の電極形成領域を示す図である。カソード電極Ｃ１と第２半導体層５２０とが接触するカソード電極接触領域ＣＣ１は、櫛歯形状を有する。アノード電極Ａ１と第１半導体層５１０および第４半導体層５４０とが接触するアノード電極接触領域ＡＣ１は、櫛歯形状を有する。カソード電極接触領域ＣＣ１を第１半導体層５１０に射影した領域の櫛歯形状は、アノード電極接触領域ＡＣ１を第１半導体層５１０に射影した領域の櫛歯形状と互い違いに配置されている。
カソード電極接触領域ＣＣ１とアノード電極接触領域ＡＣ１との一方の棒状形状（櫛歯形状の先端の棒状部分を含む）が、カソード電極接触領域ＣＣ１とアノード電極接触領域ＡＣ１との他方の櫛歯形状の間に配置されていればよい。
３−２．アノード電極の接触領域
図２９は、第８の実施形態の変形例における半導体素子６００の積層構造を示す図（その１）である。半導体素子６００は、サファイア基板Ｓｕｂ２と、バッファ層Ｂｆ２と、第１半導体層５１０と、第２半導体層５２０と、第３半導体層５３０と、第４半導体層５４０と、カソード電極Ｃ１と、アノード電極Ａ１と、を有する。アノード電極Ａ１は、凹部Ｙ３の上に形成されている。凹部Ｙ３は、第４半導体層５４０から第２半導体層５２０の途中まで達する。半導体素子６００では、アノード電極Ａ１は第１半導体層５１０に接触していない。
図３０は、第８の実施形態の変形例における半導体素子７００の積層構造を示す図（その２）である。半導体素子７００は、サファイア基板Ｓｕｂ２と、バッファ層Ｂｆ２と、第１半導体層５１０と、第２半導体層５２０と、第３半導体層５３０と、第４半導体層５４０と、カソード電極Ｃ１と、アノード電極Ａ１と、絶縁層７５０と、を有する。
絶縁層７５０は、第２半導体層５２０の一部と、第３半導体層５３０の側面と、第４半導体層５４０の一部と、を覆っている。絶縁層７５０は、第３半導体層５３０の側面と、第４半導体層５４０の側面と、アノード電極Ａ１との間に位置している。アノード電極Ａ１は、第２半導体層５２０と、第４半導体層５４０と、に接触しており、第３半導体層５３０に接触していない。
このように、アノード電極Ａ１は、第１半導体層５１０または第２半導体層５２０と接触していればよい。
３−３．カソード電極の接触領域
図３１は、第８の実施形態の変形例における半導体素子８００の積層構造を示す図（その３）である。図３１に示すように、カソード電極Ｃ２は、第１半導体層５１０の底面および側面と第２半導体層５２０の側面とに接触している。
３−４．分極超接合領域
棒状形状の先端部分におけるカソード電極接触領域ＣＣ１からアノード電極接触領域ＡＣ１までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるカソード電極接触領域ＣＣ１からアノード電極接触領域ＡＣ１までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
３−５．カソード電極と第３半導体層との間の距離
カソード電極接触領域ＣＣ１と第３半導体層５３０との間の距離が、１μｍ以上１０μｍ以下である。
３−６．組み合わせ
上記の変形例を自由に組み合わせてよい。
（実施形態の組み合わせ）
第１の実施形態から第８の実施形態までについて、変形例を含めて自由に組み合わせてよい場合がある。
（評価試験）
１．実験１
１−１．ＦＥＴの作製
図３２および図３３に示すような、シンプルな構造のＦＥＴを製造した。図３２は、ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１を囲っている場合のＦＥＴを示す図である。図３３は、ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１とドレイン電極接触領域ＤＣ１との間にある場合のＦＥＴを示す図である。図３３では、ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１を囲っていない。
このように、ゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１を囲っているＦＥＴとゲート電極接触領域ＧＣ１がソース電極接触領域ＳＣ１を囲っていないＦＥＴとを製造した。そして、これらのＦＥＴのリーク電流を比較した。
１−２．実験結果（リーク電流）
図３４は、ＦＥＴのドレイン電極に０．１Ｖを印加したときのゲート電圧とドレイン電流との間の関係を示すグラフである。図３４の横軸はゲート電圧である。図３４の縦軸はドレイン電流である。
図３５は、ＦＥＴのゲート電圧とドレイン電流との間の関係を示すグラフである。図３５の横軸はゲート電圧である。図３５の縦軸はドレイン電流である。図３５に示すように、ゲート電極Ｇ１がソース電極Ｓ１を囲んでいる場合には、ゲート電圧が−５Ｖ以上でＦＥＴが動作する。ゲート電圧が−５Ｖ未満であっても、オフリーク電流が流れる。オフリーク電流は、１×１０-9Ａ／ｍｍの程度である。
図３５に示すように、ゲート電極Ｇ１がソース電極Ｓ１を囲んでいない場合には、ゲート電圧が−４．５Ｖ以上でＦＥＴが動作する。ゲート電圧が−４．５Ｖ未満の場合には、１．０×１０-6Ａ／ｍｍの程度のオフリーク電流が流れる。このように、ゲート電極Ｇ１がソース電極Ｓ１の周囲を囲むことにより、オフリーク電流が２桁程度小さくなる。
図３６は、ＦＥＴのドレイン電圧とドレイン電流との間の関係を示すグラフである。図３６の横軸はドレイン電圧である。図３６の縦軸はドレイン電流である。図３６は、ゲート電極Ｇ１がソース電極Ｓ１の周囲を囲んでいるＦＥＴのドレイン電流を示している。図３６には、ゲート電圧を変えたときのドレイン電流が示されている。図３６に示すように、ゲート電圧を大きくするほど、ドレイン電流は大きくなる。
図３７は、ＦＥＴにおけるオフ時のドレイン電圧とドレイン電流との間の関係を示すグラフである。図３７の横軸はドレイン電圧である。図３７の縦軸はドレイン電流である。このときのゲート電圧は−１０Ｖである。図３７は、ゲート電極Ｇ１がソース電極Ｓ１の周囲を囲んでいるＦＥＴのドレイン電流を示している。図３７に示すように、オフ時において、１×１０-9Ａ／ｍｍの程度のリーク電流が流れる。また、ドレイン電圧が大きいほど、ドレイン電流はやや大きくなる。
図３８は、ＦＥＴにおけるオフ時のドレイン電圧とゲート電流との間の関係を示すグラフである。図３８の横軸はドレイン電圧である。図３８の縦軸はゲート電流である。このときのゲート電圧は−１０Ｖである。図３８は、ゲート電極Ｇ１がソース電極Ｓ１の周囲を囲んでいるＦＥＴのゲート電流を示している。図３８に示すように、オフ時において、１×１０-9Ａ／ｍｍの程度のリーク電流が流れる。また、ドレイン電圧が大きいほど、ゲート電流はやや大きくなる。
以上のように、実際に製造したＦＥＴにおいて、リーク電流が抑制されている。なお、図３５から図３８における電流値はゲート幅で規格化されている。
２．実験２
２−１．ＦＥＴの作製
第１の実施形態の半導体素子１００と同様のＦＥＴを作製した。ｃ面サファイア基板の上にＭＯＣＶＤ法により低温ＧａＮバッファ層、第１のアンドープＧａＮ層、ＡｌＧａＮ層、第２のアンドープＧａＮ層、ＭｇドープｐＧａＮ層をこの順に積層した。低温ＧａＮバッファ層、第１のアンドープＧａＮ層、ＡｌＧａＮ層、第２のアンドープＧａＮ層、ＭｇドープｐＧａＮ層の膜厚は、それぞれ、３０ｎｍ、１．０μｍ、４７ｎｍ、８０ｎｍ、５３ｎｍであった。低温ＧａＮバッファ層の成膜温度は５３０℃であった。第１のアンドープＧａＮ層、ＡｌＧａＮ層、第２のアンドープＧａＮ層の成膜温度は１１００℃であった。ＭｇドープｐＧａＮ層のＭｇ濃度を、５．０×１０19ｃｍ-3から２．０×１０20ｃｍ-3まで上昇させ、ＭｇドープＧａＮ層の表面付近のＭｇ濃度を高くした。
ゲート電極として、半導体層の側から順にＮｉ、Ａｕを積層した。ソース電極、ドレイン電極として、半導体層の側から順にＴｉ、Ａｌ、Ｎｉ、Ａｕを積層した。
半導体層の転位密度として、３種類のものを用いた。第１の素子の転位密度は５．０×１０8 ｃｍ-2であった。第２の素子の転位密度は２．３×１０9 ｃｍ-2であった。第３の素子の転位密度は９．０×１０9 ｃｍ-2であった。
２−２．評価方法
図３９は、ＦＥＴの評価に用いた回路図である。図４０は、ＦＥＴの評価における出力値を示すグラフである。ドレイン電圧Ｖｄは３００Ｖであった。
図４１は、ＦＥＴの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆの定義を示す図である。立ち上がり時間ｔｒとは、ドレイン電圧Ｖｄが最大値の９０％から１０％まで下降するのにかかる時間である。立ち下がり時間ｔｆとは、ドレイン電圧Ｖｄが最大値の１０％から９０％まで上昇するのにかかる時間である。図４０に示したように、ドレイン電圧Ｖｄが下降するのにともなって、ドレイン電流Ｉｄは増加している。図４０に示すように、ドレイン電流Ｉｄは小刻みに振動しているため、ドレイン電流Ｉｄの代わりにドレイン電圧Ｖｄを立ち上がり時間ｔｒおよび立ち下がり時間ｔｆの基準としている。
２−３．実験結果（応答時間）
図４２は、ＦＥＴの特性を示す表である。実施例１−６では、立ち上がり時間が２０ｎｓ以下であった。比較例１では、立ち上がり時間が４２ｎｓであった。実施例１−６では、ゲート長が４μｍであるのに対し、比較例１では、ゲート長が８μｍであった。
図４３は、ＦＥＴにおける第２のアンドープＧａＮ層（第３半導体層）とＭｇドープｐＧａＮ層（第４半導体層）との接合面積と半導体素子の耐圧との間の関係を示すグラフである。図４３の横軸は、ゲート幅方向１μｍ当たりの第２のアンドープＧａＮ層（第３半導体層）の面積である。図４３の縦軸は、半導体素子の耐圧である。
図４３に示すように、前述の式（１）が成り立つ領域において、耐圧が１５００Ｖ以上である。
１０１ｘ−８１０ ≦ ｙ ≦ ２３５ｘ＋５８５ ………（１）
ｘ：ゲート幅方向の１μｍ当たりの第２半導体層と第３半導体層との間の接触面積
ｙ：耐圧
図４４は、ＦＥＴのゲート長と応答時間との間の関係を示すグラフである。図４４の横軸はゲート長である。図４４の横軸は応答時間である。図４４に示すように、ゲート長が短いほど、応答時間が短い傾向にある。ゲート長が６μｍ以下の場合には、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆは３０ｎｓ以下である。ゲート長が４μｍ以下の場合には、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆは２０ｎｓ以下である。
図４５は、ＦＥＴにおける分極超接合領域ＰＳＪ１を除いた第３半導体層１３０と第４半導体層１４０との接合面積と応答時間との間の関係を示すグラフである。図４５の横軸は第３半導体層１３０と第４半導体層１４０との接合面積である。図４５の縦軸は応答時間である。図４５に示すように、第３半導体層１３０と第４半導体層１４０との接合面積が小さいほど、応答時間が短い傾向にある。
図４６は、ＦＥＴにおける転位密度と接合面積との間の関係を示すグラフである。図４６の横軸は転位密度である。図４６の縦軸は第３半導体層１３０と第４半導体層１４０との接合面積である。図４６に示すように、大きな耐圧性を持たせるためには、第３半導体層１３０と第４半導体層１４０との接合面積を大きくすることが必要である。また、転位密度が高いほど、大きな接合面積をとる必要がある。
図４７は、図４６のデータをまとめた表である。
図４８は、ＦＥＴにおける転位密度とソース・ドレイン間距離との間の関係を示すグラフである。図４８の横軸は転位密度である。図４８の縦軸はソース・ドレイン間距離である。図４８に示すように、大きな耐圧性を持たせるためには、ソース・ドレイン間距離を大きくすることが必要である。また、転位密度が高いほど、ソース・ドレイン間距離を大きくとる必要がある。
図４９は、図４８のデータをまとめた表である。
図５０は、ＦＥＴにおける転位密度と応答時間との間の関係を示すグラフである。図５０の横軸は転位密度である。図５０の縦軸は応答時間である。図５０に示すように、転位密度が低いほど、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆのいずれも、短くなる傾向にある。特に、転位密度の低下により、立ち上がり時間ｔｒは、改善の効果が高い。
図５１は、図５０のデータをまとめた表である。図５０および図５１に示すように、転位密度が５×１０8 ｃｍ-2以下の場合には、立ち上がり時間ｔｒは１６ｎｓ以下である。転位密度が５×１０8 ｃｍ-2以下の場合には、立ち下がり時間ｔｆは１０ｎｓ以下である。
２−４．実験結果（オン抵抗）
図５２は、ＦＥＴにおける分極超接合長Ｌｐｓｊと規格化オン抵抗との間の関係を示すグラフである。図５２の横軸は分極超接合長である。図５２の縦軸は規格化オン抵抗である。図５２に示すように、分極超接合長Ｌｐｓｊが長いほど、規格化オン抵抗は上昇する。また、分極超接合長Ｌｐｓｊが５０μｍ以下の場合に、規格化オン抵抗が２０ｍΩ・ｃｍ2 以下である。分極超接合長Ｌｐｓｊが２μｍの場合に、規格化オン抵抗が１ｍΩ・ｃｍ2 程度である。
図５３は、ＦＥＴにおけるソース・ドレイン間距離と規格化オン抵抗との間の関係を示すグラフである。図５３の横軸はソース・ドレイン間距離である。図５３の縦軸は規格化オン抵抗である。図５３に示すように、ソース・ドレイン間距離が長いほど、規格化オン抵抗は上昇する。また、ソース・ドレイン間距離が６０μｍ以下の場合に、規格化オン抵抗が２０ｍΩ・ｃｍ2 以下である。ソース・ドレイン間距離が１１μｍの場合に、規格化オン抵抗が１ｍΩ・ｃｍ2 程度である。
２−５．実験結果（転位密度）
図５４は、ＦＥＴにおける転位密度と半導体素子の特性との間の関係を示す表である。図５４に示すように、転位密度が低いほど、Ｘ線ロッキングカーブの半値幅の値は小さい。また、転位密度が低いほど、シート抵抗は小さい。そして、転位密度が低いほど、２次元ホールガスの移動度は大きい。シート抵抗は２次元電子ガスの移動度に影響される。したがって、転位密度が低くなり結晶性が向上することにより、２次元電子ガスの移動度が大きくなると考えられる。一方、２次元ホールガスの濃度は、転位密度にほとんど依存しない。
２−６．実験結果（アクティブ領域）
図５５は、ＦＥＴのチップサイズとドレイン電圧Ｖｄが２Ｖのときの電流値との間の関係を示す表である。図５５に示すように、チップサイズが大きいほど、チップ外周長、チップ面積、アクティブ領域面積は大きい。アクティブ領域面積は、オン状態で実際に電流が流れる半導体の領域である。アクティブ領域面積は、素子機能領域ＦＲ１の面積から、ソース電極およびドレイン電極と半導体層とが接触している領域の面積と、最も外側のソース電極接触領域と第２半導体層の外周部との間に挟まれた領域の面積と、を引いた面積である。
また、チップサイズが大きいほど、ゲート幅も大きい。ゲート幅とは、ゲート電極Ｇ１がソース電極Ｓ１を囲む線の合計の長さである。
図５６は、ＦＥＴのアクティブ領域面積とドレイン電圧Ｖｄが２Ｖのときの電流値との間の関係を示すグラフである。図５６の横軸はアクティブ領域面積である。図５６の縦軸はドレイン電圧Ｖｄが２Ｖのときの電流値である。図５６に示すように、アクティブ領域面積が２．２ｍｍ2 以上の場合に、ドレイン電圧Ｖｄが２Ｖのときの電流値は３０Ａ以上である。アクティブ領域面積が５．０ｍｍ2 以上の場合に、ドレイン電圧Ｖｄが２Ｖのときの電流値は１００Ａ以上である。
３．実験３
３−１．ＦＥＴの作製
第２の実施形態の半導体素子２００と同様のＦＥＴを作製した。分極超接合長Ｌｐｓｊ以外の点については、実験２と同様である。
３−２．実験結果（分極超接合長）
図５７は、ＦＥＴにおける分極超接合長Ｌｐｓｊとソースコンタクト電極Ｓ１ｃとドレインコンタクト電極Ｄ１ｃとの間の距離Ｌｓｄを変えたときのＦＥＴの耐圧性を示す表である。図５７では、先端部分における分極超接合長Ｌｐｓｊの最小値と先端部分以外の部分における分極超接合長Ｌｐｓｊの最小値とを変えた場合を示している。
図５８は、ＦＥＴにおける分極超接合長Ｌｐｓｊとソースコンタクト電極Ｓ１ｃとドレインコンタクト電極Ｄ１ｃとの間の距離Ｌｓｄを変えなかったときのＦＥＴの耐圧性を示す表である。図５８では、先端部分における分極超接合長Ｌｐｓｊと先端部分以外の部分における分極超接合長Ｌｐｓｊとは同じである。
図５９は、ＦＥＴにおける分極超接合長ＬｐｓｊとＦＥＴの耐圧性との間の関係を示すグラフである。図５９の横軸は分極超接合長Ｌｐｓｊである。図５９の縦軸はＦＥＴの耐圧性である。図５９に示すように、ＦＥＴの耐圧性は、分極超接合長Ｌｐｓｊにほぼ比例する。
このように、ＦＥＴの耐圧は分極超接合長Ｌｐｓｊの最小値に依存する。
４．実験４
４−１．ＦＥＴの作製
第３の実施形態の半導体素子３００と同様のＦＥＴを作製した。電極と半導体層との間の距離以外の点については、実験２と同様である。
４−２．実験結果（電極と半導体層との間の距離）
図６０は、ＦＥＴにおけるドレイン電極接触領域ＤＣ１と分極超接合面との間の距離と耐圧性との間の関係を示すグラフである。図６０の横軸はドレイン電極接触領域ＤＣ１と分極超接合面との間の距離である。図６０の縦軸は耐電圧である。図６０に示すように、ドレイン電極接触領域ＤＣ１と第３の半導体層１３０との間の距離が１０μｍ以下と短い場合であっても、半導体素子の耐圧性は十分に高い。
図６１は、ＦＥＴにおける分極超接合長Ｌｐｓｊと半導体素子の耐圧性との間の関係を示すグラフである。図６１の横軸は分極超接合長Ｌｐｓｊである。図６１の縦軸は半導体素子の耐圧である。図６１に示すように、分極超接合長Ｌｐｓｊが長いほど、半導体素子の耐圧性は高い。半導体素子の耐圧は、分極超接合長Ｌｐｓｊにある程度比例する。
５．実験５
５−１．ＦＥＴの作製
第４の実施形態の半導体素子４００と同様のＦＥＴを作製した。パッド電極以外については実験２と同様である。
５−２．実験結果（パッド電極）
図６２は、ＦＥＴのドレイン電圧とドレイン電流との間の関係を示すグラフである。図６２の横軸はドレイン電圧である。図６２の縦軸はドレイン電流である。図６２に示すように、ゲート電圧を上昇させると、ドレイン電流が大きくなる傾向にある。ドレイン電圧が約１５Ｖ以上でドレイン電流が飽和する。
図６３は、ＦＥＴのドレイン電圧が０．１Ｖのときのゲート電圧とドレイン電流との間の関係を示すグラフである。図６３の横軸はゲート電圧である。図６３の縦軸はドレイン電流である。
図６４は、ＦＥＴのオフ時のドレイン電圧とドレイン電流との間の関係を示すグラフである。図６４の横軸はドレイン電圧である。図６４の縦軸はドレイン電流である。ゲート電圧は−１０Ｖである。
図６５は、ＦＥＴのオフ時のドレイン電圧とゲート電流との間の関係を示すグラフである。図６５の横軸はドレイン電圧である。図６５の縦軸はゲート電流である。ゲート電圧は−１０Ｖである。
図６２から図６５における電流値はゲート幅で規格化されている。
６．実験６
６−１．ショットキーバリアダイオードの製造
第８の実施形態と同様のショットキーバリアダイオードを製造した。その半導体層の積層構造および製造条件は、実験１と同様である。分極超接合長Ｌｐｓｊを変えた素子を製造した。
６−２．実験結果（逆回復電流）
図６６は、分極超接合長Ｌｐｓｊが２０μｍのショットキーバリアダイオードの逆回復時間特性を示すグラフである。図６６の横軸は時間である。図６６の縦軸はアノード電流である。逆回復時間は２１．８ｎｓであった。逆回復電流のピーク値は５．０Ａであった。
６−３．実験結果（順方向特性）
図６７は、ショットキーバリアダイオードの順方向特性を示すグラフである。図６７の横軸はアノード電圧である。図６７の縦軸はアノード電流である。図６７に示すように、分極超接合長Ｌｐｓｊが短いほど、アノード電流が大きくなる傾向がある。つまり、分極超接合長Ｌｐｓｊが短いほど、規格化オン抵抗が小さくなる傾向がある。
６−４．実験結果（逆方向特性）
図６８は、ショットキーバリアダイオードの逆方向特性を示すグラフである。図６８の横軸はカソード電圧である。図６８の縦軸はアノード電流である。図６８に示すように、分極超接合長Ｌｐｓｊが短いほど、耐圧性は低い。分極超接合長Ｌｐｓｊが１５μｍ、２０μｍ、２５μｍ、３０μｍ、４０μｍである場合に、それぞれ、耐圧性はおよそ２０００Ｖ、２６００Ｖ、３０００Ｖ、３０００Ｖ超、３０００Ｖ超であった。
６−５．実験結果（分極超接合長）
図６９は、分極超接合長Ｌｐｓｊとアノード電極接触領域ＡＣ１とカソード電極接触領域ＣＣ１との間の距離Ｌａｃを変えたときのショットキーバリアダイオードの耐圧性を示す表である。図６９では、先端部分における分極超接合長Ｌｐｓｊの最小値と先端部分以外の部分における分極超接合長Ｌｐｓｊの最小値とを変えた場合を示している。
先端部分の分極超接合長Ｌｐｓｊおよび距離Ｌａｃを先端部分以外の分極超接合長Ｌｐｓｊおよび距離Ｌａｃ以上にすることにより、ショットキーバリアダイオードの耐圧は向上する。
（付記）
１．第１
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ゲート電極と第４半導体層とが接触するゲート電極接触領域と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。ゲート電極接触領域を第２半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第２半導体層に射影した領域の周囲を囲んでいる。
第２の態様における半導体素子においては、ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。
第３の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ソース配線電極を第２半導体層に射影した領域は、ドレイン配線電極を第２半導体層に射影した領域と重ならない。
第４の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ゲート電極は、ゲート配線電極を有する。ソース配線電極を第２半導体層に射影した領域とドレイン配線電極を第２半導体層に射影した領域との２つの領域のうちの一方は、ゲート配線電極を第２半導体層に射影した領域と部分的に重なる。ソース配線電極を第２半導体層に射影した領域とドレイン配線電極を第２半導体層に射影した領域との２つの領域のうちの他方は、ゲート配線電極を第２半導体層に射影した領域と重ならない。
第５の態様における半導体素子においては、ソース配線電極を第２半導体層に射影した領域とドレイン配線電極を第２半導体層に射影した領域との２つの領域のうちの一方と、ゲート配線電極を第２半導体層に射影した領域と、が部分的に重なる箇所では、ソース配線電極またはドレイン配線電極と第１半導体層との間の距離は、ゲート配線電極と第１半導体層との間の距離よりも大きい。
第６の態様における半導体素子においては、第１半導体層と第２半導体層とは直接接触している。第１半導体層と第２半導体層とが接触する接触面の形状が、長方形である。棒状形状の長手方向が、長方形の短辺に平行な方向に配置されている。
第７の態様における装置は、上記の半導体素子を有する。
２．第２
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ゲート電極と第４半導体層とが接触するゲート電極接触領域と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。
第２の態様における半導体素子においては、ゲート電極接触領域を第２半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第２半導体層に射影した領域の周囲を囲んでいる。
第３の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ソース配線電極を第２半導体層に射影した領域は、ドレイン配線電極を第２半導体層に射影した領域と重ならない。
第４の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ゲート電極は、ゲート配線電極を有する。ソース配線電極を第２半導体層に射影した領域とドレイン配線電極を第２半導体層に射影した領域との２つの領域のうちの一方は、ゲート配線電極を第２半導体層に射影した領域と部分的に重なる。ソース配線電極を第２半導体層に射影した領域とドレイン配線電極を第２半導体層に射影した領域との２つの領域のうちの他方は、ゲート配線電極を第２半導体層に射影した領域と重ならない。
第５の態様における半導体素子においては、ソース配線電極を第２半導体層に射影した領域とドレイン配線電極を第２半導体層に射影した領域との２つの領域のうちの一方と、ゲート配線電極を第２半導体層に射影した領域と、が部分的に重なる箇所では、ソース配線電極またはドレイン配線電極と第１半導体層との間の距離は、ゲート配線電極と第１半導体層との間の距離よりも大きい。
第６の態様における半導体素子においては、第１半導体層と第２半導体層とは直接接触している。第１半導体層と第２半導体層とが接触する接触面の形状が、長方形である。棒状形状の長手方向が、長方形の短辺に平行な方向に配置されている。
第７の態様における装置は、上記の半導体素子を有する。
３．第３
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ゲート電極と第４半導体層とが接触するゲート電極接触領域と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。この半導体素子は、第３半導体層が形成されているとともに第４半導体層が形成されていない領域であってゲート電極接触領域とドレイン電極接触領域との間に位置する分極超接合領域を有する。棒状形状の先端部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
第２の態様における半導体素子においては、棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。
第３の態様における半導体素子においては、棒状形状の先端部分以外の部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さに対する、棒状形状の先端部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、１．０５以上である。
第４の態様における半導体素子においては、棒状形状の先端部分におけるソース電極接触領域とドレイン電極接触領域との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域とドレイン電極接触領域との間の距離以上である。
第５の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層の上のカソード電極と、第４半導体層の上のアノード電極と、カソード電極と第２半導体層とが接触するカソード電極接触領域と、アノード電極と第４半導体層とが接触するアノード電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。アノード電極は、第２半導体層または第１半導体層と接触している。カソード電極接触領域とアノード電極接触領域との一方は、棒状形状を有する。カソード電極接触領域とアノード電極接触領域との他方は、櫛歯形状を有する。カソード電極接触領域とアノード電極接触領域との一方の棒状形状が、カソード電極接触領域とアノード電極接触領域との他方の櫛歯形状の間に配置されている。この半導体素子は、第３半導体層が形成されているとともに第４半導体層が形成されていない領域であってカソード電極接触領域とアノード電極接触領域との間に位置する分極超接合領域を有する。棒状形状の先端部分におけるカソード電極接触領域からアノード電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるカソード電極接触領域からアノード電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
第６の態様における半導体素子は、第４半導体層から第２半導体層まで達する第１凹部を有する。カソード電極は、少なくとも第１凹部の上に形成されている。
第７の態様における半導体素子においては、カソード電極は、第１半導体層の側面と第２半導体層の側面とに接触している。
第８の態様における半導体素子は、アノード電極と第４半導体層とが接触するアノード電極接触領域と、第４半導体層から第１半導体層まで達する第２凹部と、を有する。アノード電極は、第２凹部の上に形成されているとともに第１半導体層または第２半導体層と接触している。
第９の態様における半導体素子は、第３半導体層および第４半導体層とアノード電極との間に絶縁層を有する。
第１０の態様における装置は、上記の半導体素子を有する。
４．第４
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ゲート電極と第４半導体層とが接触するゲート電極接触領域と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、第４半導体層から第２半導体層まで達する第１凹部および第２凹部と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。ソース電極は、第１凹部の上に形成されている。ドレイン電極は、第２凹部の上に形成されている。ドレイン電極接触領域と第３半導体層との間の距離が、ソース電極接触領域と第３半導体層との間の距離より大きい。
第２の態様における半導体素子においては、ドレイン電極接触領域と第３半導体層との間の距離が、１０μｍ以下である。
第３の態様における半導体素子においては、ソース電極接触領域とドレイン電極接触領域とゲート電極接触領域とを第２半導体層に射影した場合に、ドレイン電極接触領域を射影した領域とゲート電極接触領域を射影した領域との間の距離が、ソース電極接触領域を射影した領域とゲート電極接触領域を射影した領域との間の距離よりも大きい。
第４の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層の上のカソード電極と、第４半導体層の上のアノード電極と、カソード電極と第２半導体層とが接触するカソード電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。カソード電極接触領域と第３半導体層との間の距離が、１０μｍ以下である。
第５の態様における半導体素子は、第４半導体層から第２半導体層まで達する第１凹部を有する。カソード電極は、少なくとも第１凹部の上に形成されている。
第６の態様における半導体素子においては、カソード電極は、第１半導体層の側面と第２半導体層の側面とに接触している。
第７の態様における半導体素子は、アノード電極と第４半導体層とが接触するアノード電極接触領域と、第４半導体層から第１半導体層まで達する第２凹部と、を有する。アノード電極は、第２凹部の上に形成されているとともに第１半導体層または第２半導体層と接触している。
第８の態様における半導体素子は、第３半導体層および第４半導体層とアノード電極との間に絶縁層を有する。
第９の態様における装置は、上記の半導体素子を有する。
５．第５
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。ゲート電極とソース電極とドレイン電極とのうちの少なくとも一つは、コンタクト電極と配線電極とパッド電極とを有する。配線電極は、コンタクト電極とパッド電極とを連結する。配線電極は、弧状に湾曲する湾曲部を有する。
第２の態様における半導体素子においては、ゲート電極とソース電極とドレイン電極とのうちの少なくとも一つは、複数のパッド電極を有する。
第３の態様における半導体素子においては、ゲート電極とソース電極とドレイン電極とは、コンタクト電極と配線電極とパッド電極とを有する。この半導体素子は、ゲート電極の配線電極とソース電極の配線電極との間に絶縁層を有する。絶縁層は、第１絶縁層と、第１絶縁層の上の第２絶縁層と、を有する。
第４の態様における半導体素子においては、絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有する。
第５の態様における半導体素子においては、第１半導体層と第２半導体層とは直接接触している。第１半導体層と第２半導体層とが接触する接触面の形状が、長方形である。
第６の態様における装置は、上記の半導体素子を有する。
６．第６
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。転位密度が１×１０6 ｃｍ-2以上１×１０10ｃｍ-2以下である。第２半導体層と第３半導体層との間の接触面積が、ゲート幅方向の１μｍ当たり、１０μｍ2 以上２００μｍ2 以下である。
第２の態様における半導体素子においては、転位密度が、５×１０9 ｃｍ-2以下である。
第３の態様における半導体素子においては、第２半導体層と第３半導体層との間の接触面積と耐圧とが、次式
１０１ｘ−８１０ ≦ ｙ ≦ ２３５ｘ＋５８５
ｘ：ゲート幅方向の１μｍ当たりの第２半導体層と第３半導体層との間の接触面積
ｙ：耐圧
を満たす。
第４の態様における半導体素子においては、ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第４半導体層の長さであるゲート長が、６μｍ以下である。３００Ｖスイッチングでの立ち上がり時間および立ち下がり時間がいずれも、３０ｎｓ以下である。
第５の態様における半導体素子は、上記の半導体素子を有する。
７．第７
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。この半導体素子は、第３半導体層が形成されているとともに第４半導体層が形成されていない領域であってゲート電極接触領域とドレイン電極接触領域との間に位置する分極超接合領域を有する。ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における分極超接合領域の長さである分極超接合長が、５０μｍ以下である。ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第４半導体層の長さであるゲート長が、６μｍ以下である。
第２の態様における半導体素子においては、規格化オン抵抗が、２０ｍΩ・ｃｍ2 以下である。
第３の態様における半導体素子においては、３００Ｖスイッチングでの立ち上がり時間および立ち下がり時間がいずれも、３０ｎｓ以下である。
第４の態様における装置は、上記の半導体素子を有する。
８．第８
第１の態様における半導体素子は、第１半導体層と、第１半導体層より上層の第２半導体層と、第２半導体層より上層の第３半導体層と、第３半導体層より上層の第４半導体層と、第２半導体層または第３半導体層の上のソース電極およびドレイン電極と、第４半導体層の上のゲート電極と、ソース電極と第２半導体層または第３半導体層とが接触するソース電極接触領域と、ドレイン電極と第２半導体層または第３半導体層とが接触するドレイン電極接触領域と、を有する。第１半導体層と第２半導体層と第３半導体層と第４半導体層とは、III 族窒化物半導体層である。第２半導体層のバンドギャップは、第１半導体層および第３半導体層のバンドギャップよりも大きい。第１半導体層と第２半導体層と第３半導体層とは、アンドープの半導体層である。第４半導体層は、ｐ型半導体層である。第２半導体層における第３半導体層側の面積から、ソース電極接触領域およびドレイン電極接触領域の面積と、最も外側のソース電極接触領域と第２半導体層の外周部との間に挟まれた領域の面積と、を引いたアクティブ領域面積が、２．２ｍｍ2 以上である。
第２の態様における半導体素子においては、ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第４半導体層の長さであるゲート長が、６μｍ以下である。
第３の態様における半導体素子においては、ゲート幅が、３００ｍｍ以上である。
第４の態様における半導体素子においては、半導体素子の外周長が１３ｍｍ以上である。
第５の態様における半導体素子においては、立ち上がり時間および立ち下がり時間がいずれも、３０ｎｓ以下である。
第６の態様における半導体素子においては、ソース電極は、素子外部に露出するソースパッド電極を有する。ドレイン電極は、素子外部に露出するドレインパッド電極を有する。ソースパッド電極およびドレインパッド電極を第２半導体層に射影した領域は、第２半導体層の形成領域と重ならない。
第７の態様における半導体素子は、上記の半導体素子を有する。
１００…半導体素子
Ｓｕｂ１…サファイア基板
Ｂｆ１…バッファ層
１１０…第１半導体層
１２０…第２半導体層
１３０…第３半導体層
１４０…第４半導体層
Ｓ１…ソース電極
ＳＣ１…ソース電極接触領域
Ｄ１…ドレイン電極
ＤＣ１…ドレイン電極接触領域
Ｇ１…ゲート電極
ＧＣ１…ゲート電極接触領域

Claims (7)

  1. 第１半導体層と、
    前記第１半導体層より上層の第２半導体層と、
    前記第２半導体層より上層の第３半導体層と、
    前記第３半導体層より上層の第４半導体層と、
    前記第２半導体層または前記第３半導体層の上のソース電極およびドレイン電極と、
    前記第４半導体層の上のゲート電極と、
    前記ゲート電極と前記第４半導体層とが接触するゲート電極接触領域と、
    前記ソース電極と前記第２半導体層または前記第３半導体層とが接触するソース電極接触領域と、
    前記ドレイン電極と前記第２半導体層または前記第３半導体層とが接触するドレイン電極接触領域と、
    を有し、
    前記第１半導体層と前記第２半導体層と前記第３半導体層と前記第４半導体層とは、
    III 族窒化物半導体層であり、
    前記第２半導体層のバンドギャップは、
    前記第１半導体層および前記第３半導体層のバンドギャップよりも大きく、
    前記第１半導体層と前記第２半導体層と前記第３半導体層とは、
    アンドープの半導体層であり、
    前記第４半導体層は、
    ｐ型半導体層であり、
    前記ゲート電極接触領域を前記第２半導体層に射影した領域は、
    前記ソース電極接触領域または前記ドレイン電極接触領域を前記第２半導体層に射影した領域の周囲を囲んでいること
    を含む半導体素子。
  2. 請求項１に記載の半導体素子において、
    前記ソース電極接触領域と前記ドレイン電極接触領域との一方が、
    棒状形状を有し、
    前記ソース電極接触領域と前記ドレイン電極接触領域との他方が、
    櫛歯形状を有し、
    前記ソース電極接触領域と前記ドレイン電極接触領域との一方の前記棒状形状が、前記ソース電極接触領域と前記ドレイン電極接触領域との他方の前記櫛歯形状の間に配置されていること
    を含む半導体素子。
  3. 請求項１または請求項２に記載の半導体素子において、
    前記ソース電極は、
    ソース配線電極を有し、
    前記ドレイン電極は、
    ドレイン配線電極を有し、
    前記ソース配線電極を前記第２半導体層に射影した領域は、
    前記ドレイン配線電極を前記第２半導体層に射影した領域と重ならないこと
    を含む半導体素子。
  4. 請求項１から請求項３までのいずれか１項に記載の半導体素子において、
    前記ソース電極は、
    ソース配線電極を有し、
    前記ドレイン電極は、
    ドレイン配線電極を有し、
    前記ゲート電極は、
    ゲート配線電極を有し、
    前記ソース配線電極を前記第２半導体層に射影した領域と前記ドレイン配線電極を前記第２半導体層に射影した領域との２つの領域のうちの一方は、
    前記ゲート配線電極を前記第２半導体層に射影した領域と部分的に重なり、
    前記ソース配線電極を前記第２半導体層に射影した領域と前記ドレイン配線電極を前記第２半導体層に射影した領域との２つの領域のうちの他方は、
    前記ゲート配線電極を前記第２半導体層に射影した領域と重ならないこと
    を含む半導体素子。
  5. 請求項４に記載の半導体素子において、
    前記ソース配線電極を前記第２半導体層に射影した領域と前記ドレイン配線電極を前記第２半導体層に射影した領域との２つの領域のうちの一方と、
    前記ゲート配線電極を前記第２半導体層に射影した領域と、
    が部分的に重なる箇所では、
    前記ソース配線電極または前記ドレイン配線電極と前記第１半導体層との間の距離は、
    前記ゲート配線電極と前記第１半導体層との間の距離よりも大きいこと
    を含む半導体素子。
  6. 請求項２から請求項５までのいずれか１項に記載の半導体素子において、
    前記第１半導体層と前記第２半導体層とは直接接触しており、
    前記第１半導体層と前記第２半導体層とが接触する接触面の形状が、
    長方形であり、
    前記棒状形状の長手方向が、
    前記長方形の短辺に平行な方向に配置されていること
    を含む半導体素子。
  7. 請求項１から請求項６までのいずれか１項に記載の半導体素子を有する装置。
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