WO2010047016A1 - 双方向スイッチ - Google Patents

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WO2010047016A1
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gate electrode
electrode pad
wiring
bidirectional switch
ohmic
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PCT/JP2009/003255
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柳原学
中澤一志
森田竜夫
上本康裕
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パナソニック株式会社
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Definitions

  • the present invention relates to a bidirectional switch, and more particularly to a bidirectional switch having a double gate structure using a wide band gap semiconductor.
  • nitride semiconductors represented by gallium nitride (GaN) and wide band gap semiconductors such as silicon carbide (SiC) have been actively conducted as semiconductor device materials.
  • a wide band gap semiconductor has a characteristic that the dielectric breakdown electric field is one digit larger than that of a silicon (Si) semiconductor.
  • Si silicon
  • a breakdown voltage equivalent to that of a Si semiconductor can be realized by a drift layer that is about one-tenth as long as a Si semiconductor.
  • the drift layer becomes a resistance layer when a current is passed through the semiconductor device. Therefore, the on-resistance of the semiconductor device can be reduced by using a wide band gap semiconductor that has a large dielectric breakdown electric field and can shorten the drift layer.
  • the on-resistance of a semiconductor device exhibiting a certain breakdown voltage is inversely proportional to the cube of the dielectric breakdown electric field when the mobility and dielectric constant of the semiconductor material are approximately the same.
  • nitride semiconductors such as GaN can form various mixed crystals with aluminum nitride (AlN) or indium nitride (InN). Therefore, a heterojunction can be formed in the same manner as a conventional arsenic semiconductor material such as gallium arsenide (GaAs).
  • GaAs gallium arsenide
  • a nitride semiconductor heterojunction generates a high concentration of carriers due to spontaneous polarization or piezoelectric polarization at the interface even in the absence of impurity doping.
  • a large power device with a large current and a low on-resistance can be realized in a lateral device in which a current flows in a direction parallel to the substrate.
  • a double gate structure in which the first gate electrode and the second gate electrode are disposed between the first ohmic electrode and the second ohmic electrode, thereby allowing current to flow in both directions. Therefore, a bidirectional switch having a withstand voltage in both directions can be realized.
  • Bidirectional switches used in drive circuits for matrix converters or plasma display panels are generally developed using reverse-blocking insulated gate bipolar transistors (IGBTs).
  • IGBTs insulated gate bipolar transistors
  • the IGBT essentially has a PN junction on-voltage, the on-resistance increases in a region where the current is small, and the power loss increases during switching.
  • the bidirectional switch having a double gate structure is configured such that when a bias voltage is applied simultaneously to the first gate electrode G1 and the second gate electrode G2, the first ohmic electrode S1 and the second ohmic electrode A current can flow in both directions between the electrode S2 without a rising voltage.
  • FIG. 11B when a bias voltage is applied only to one gate electrode, a rectifying operation is performed in which a current flows only in one direction. For this reason, a bidirectional switch with a very small power loss during switching can be realized with one chip (see, for example, Non-Patent Document 1).
  • the first ohmic electrodes, the second ohmic electrodes, the first gate electrodes, and the second gate electrodes are connected to each other through a lead wiring and connected to a pad.
  • the first gate electrode pad connected to the first gate electrode and the second gate electrode pad connected to the second gate electrode are located diagonally with respect to the center of the bidirectional switch. Placed in. With such an arrangement, the four pads can be arranged efficiently.
  • a bidirectional switch for high power generally has a chip area of several mm square.
  • the maximum difference between the wiring distance between the first gate electrode and the first gate electrode pad and the wiring distance between the second gate electrode and the second gate electrode pad is about 3 mm. As the wiring distance difference increases, the gate resistance difference also increases.
  • the first gate electrode, the second gate electrode, and the lead wiring connected to these are generally formed in the same process using a lift-off method.
  • the film thickness of the first gate electrode, the second gate electrode, and the lead-out wiring connected to them is usually about 0.5 ⁇ m.
  • the specific resistance of the metal film is about 2 ⁇ 10 ⁇ 6 ⁇ cm and the wiring width is about 50 ⁇ m, if the wiring distance difference is 3 mm, the gate resistance difference is 2.4 ⁇ .
  • a bias voltage is applied to both the first gate electrode and the second gate electrode, It is necessary to turn on the gate and the second gate simultaneously.
  • the gate having the smaller gate resistance is turned on first.
  • the gate with the larger resistance is turned on with a delay. That is, a delay occurs in the time required for turning on the first gate electrode and the second gate electrode.
  • the unit cell When the turn-on delay occurs, the unit cell performs a rectifying operation in which current flows only in one direction between the first ohmic electrode and the second ohmic electrode. In the case of the rectifying operation, a voltage offset is generated, so that a switching loss is increased. Further, when the gap between the first ohmic electrode and the second ohmic electrode is interrupted, a current flows during the delay time, resulting in a large switching loss. Thus, when there is a unit cell with a large switching loss, the switching loss of the bidirectional switch, which is the sum of the unit cells, also deteriorates. This problem becomes more prominent as the switching frequency becomes higher. According to estimates, the problem becomes apparent when the frequency exceeds 10 KHz.
  • the present disclosure solves the above-described problem and realizes a bidirectional switch in which a difference in wiring resistance between the first gate electrode and the second gate electrode included in one unit cell is small and switching loss is reduced.
  • the purpose is to do so.
  • the present disclosure provides a bidirectional switch in which the first gate electrode pad and the second gate electrode are arranged such that the wiring resistance of the first gate electrode is substantially equal to the wiring resistance of the second gate electrode.
  • the gate electrode pad is arranged.
  • the illustrated bidirectional switch includes a semiconductor layer formed on a substrate, and a first ohmic electrode, a first gate electrode, and a second gate that are sequentially formed on the semiconductor layer at intervals.
  • a plurality of unit cells each having a gate electrode and a second ohmic electrode, and a first cell formed on the semiconductor layer and extending in a direction intersecting the first gate electrode by electrically connecting the first gate electrodes to each other.
  • First gate electrode buffer Unit cell with the shortest first gate electrode wiring distance between the de is characterized by having the shortest second gate electrode wiring distance between the second gate electrode pad.
  • the unit cell having the first gate electrode with the shortest wiring distance to the first gate electrode pad is the second shortest wiring distance to the second gate electrode pad. Having a gate electrode.
  • a unit cell having a large difference between the wiring distance between the first gate electrode and the first gate electrode pad and the wiring distance between the second gate electrode and the second gate electrode pad is generated. There is nothing. Therefore, in the unit cell, the wiring resistance of the first gate electrode and the wiring resistance of the second gate electrode can be made substantially equal, and the delay time due to the difference in wiring resistance is less likely to occur. As a result, a bidirectional switch with a small switching loss can be realized.
  • the first gate electrode pad is formed at one end of the first lead-out wiring, and the second gate electrode pad is connected to the first gate electrode pad in the second lead-out wiring. It is good also as a structure currently formed in the edge part of the same side.
  • the wiring distance between the first gate electrode and the second gate electrode in the n-th unit cell and the n + 1-th unit cell counted from the side on which the first gate electrode pad is formed is
  • 2L G1G2 may be satisfied.
  • n is a natural number
  • L G1 (n) is a wiring distance between the first gate electrode and the first gate electrode pad included in the nth unit cell
  • L G1 (n + 1) is n + 1.
  • L G2 (n) is a wiring distance between the first gate electrode and the first gate electrode pad included in the nth unit cell, and L G2 (n) is the second gate electrode and the second gate included in the nth unit cell.
  • L G2 (n + 1) is the wiring distance between the second gate electrode and the second gate electrode pad included in the (n + 1) th unit cell, and L G1G2 is the first wiring distance. The distance between the gate electrode and the second gate electrode.
  • the wiring distance may be the same.
  • the first gate electrode pad and the second gate electrode pad are symmetric with respect to the center line of the semiconductor substrate in the extending direction of the first lead wiring and the second lead wiring. It may be formed.
  • the first gate electrode pad and the second gate electrode pad may be formed to be symmetric with respect to the center point of the semiconductor substrate.
  • the first gate electrode pad and the second gate electrode pad may be formed integrally with the first lead wiring and the second lead wiring.
  • the illustrated bidirectional switch further includes a first ohmic electrode pad electrically connected to the first ohmic electrode, and a second ohmic electrode pad electrically connected to the second ohmic electrode,
  • the semiconductor layer has an active region and a high resistance region surrounding the active region, and at least a part of the first ohmic electrode pad and the second ohmic electrode pad may be formed on the active region.
  • the first gate electrode pad and the second gate electrode pad may be formed on the active region.
  • the illustrated bidirectional switch further includes a first ohmic electrode pad electrically connected to the first ohmic electrode, and a second ohmic electrode pad electrically connected to the second ohmic electrode,
  • the second ohmic electrode pad may be formed on the semiconductor layer
  • the first ohmic electrode pad may be formed on a surface of the semiconductor substrate opposite to the surface on which the semiconductor layer is formed.
  • the conductor layer includes a first nitride semiconductor layer sequentially formed from the substrate side and a second nitride semiconductor layer having a band gap larger than that of the first nitride semiconductor layer. You may have.
  • a bidirectional switch in which a difference in wiring resistance between the first gate electrode and the second gate electrode included in one unit cell is small and switching loss is reduced is realized. It can be so.
  • FIG. 1A and 1B show a bidirectional switch according to the first embodiment, where FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along line Ib-Ib in FIG. .
  • FIG. 2 is an enlarged cross-sectional view showing a connection portion between the first gate electrode pad and the first lead wiring in the bidirectional switch according to the first embodiment.
  • FIG. 3 is a plan view for explaining the relationship between the wiring distance of the first gate electrode and the wiring distance of the second gate electrode in the bidirectional switch according to the first embodiment.
  • FIG. 4 is a plan view showing a modification of the bidirectional switch according to the first embodiment.
  • FIGS. 5A and 5B show a modification of the bidirectional switch according to the first embodiment of the present invention.
  • FIG. 5A is a plan view
  • FIG. 5B is Vb-Vb of FIG. It is sectional drawing in a line.
  • FIG. 6 is a plan view showing a modification of the bidirectional switch according to the first embodiment.
  • 7 (a) and 7 (b) show a modified example of the bidirectional switch according to the first embodiment of the present invention, (a) is a plan view, and (b) is VIIb-VIIb of (a). It is sectional drawing in a line.
  • FIG. 8 is a plan view showing a bidirectional switch according to the second embodiment.
  • FIG. 9 is a plan view showing a modification of the bidirectional switch according to the second embodiment.
  • FIG. 10 is a plan view showing a modification of the bidirectional switch according to the second embodiment.
  • FIGS. 11A and 11B are graphs showing the current-voltage characteristics of the bidirectional switch.
  • FIGS. 1A to 1B show a bidirectional switch according to the first embodiment.
  • FIG. 1A shows a planar configuration
  • FIG. 1B shows a cross-sectional configuration taken along line Ib-Ib in FIG. Yes.
  • a first ohmic electrode 15, a second ohmic electrode, a first gate electrode 17, and a second gate electrode 18 are formed on a nitride semiconductor.
  • This is a double-gate bidirectional switch.
  • a plurality of unit cells 11 having a first ohmic electrode 15, a second ohmic electrode 16, a first gate electrode 17, and a second gate electrode 18 are connected in parallel. Yes.
  • a semiconductor layer 22 made of a nitride semiconductor is formed on a substrate 21 such as a silicon substrate.
  • the semiconductor layer 22 includes a buffer layer 23 formed sequentially from the substrate 21 side, a channel layer 24 made of i-GaN, and a barrier layer 25 made of i-AlGaN.
  • a channel made of a two-dimensional electron gas can be formed in the vicinity of the interface between the channel layer 24 and the barrier layer 25, the composition of the channel layer 24 and the barrier layer 25 may be arbitrarily changed.
  • the semiconductor layer 22 has an active region 22A and a high resistance region 22B surrounding the active region 22A.
  • the high resistance region 22B is a region whose resistance has been increased by ion implantation or the like.
  • finger-like first ohmic electrodes 15 and second ohmic electrodes 16 are alternately formed at intervals.
  • a first gate electrode 17 and a second gate electrode 18 are formed between the first ohmic electrode 15 and the second ohmic electrode 16 so as to be spaced from each other.
  • the unit cell 11 is formed by the first ohmic electrode 15, the second ohmic electrode 16, the first gate electrode 17, and the second gate electrode 18. Adjacent unit cells 11 share the first ohmic electrode 15 or the second ohmic electrode 16. That is, the unit cells 11 are alternately inverted and arranged.
  • the first gate electrode 17 and the second gate electrode 18 are respectively connected to a first lead wiring 31 and a second lead wiring 32 formed on the high resistance region 22B.
  • the first lead wiring 31 extends in a direction intersecting the first gate electrode 17 by electrically connecting the first gate electrodes 17 to each other.
  • the second lead wiring 32 extends in a direction intersecting the second gate electrode 18 by electrically connecting the second gate electrodes.
  • the first lead wiring 31 and the second lead wiring 32 are formed on opposite sides of the unit cell 11.
  • the first gate electrode 17, the second gate electrode 18, the first lead wiring 31, and the second lead wiring 32 are, for example, nickel (Ni) having a thickness of 100 nm and gold (Au) having a thickness of 400 nm. It consists of a laminated film.
  • the first gate electrode 17, the second gate electrode 18, the first lead wiring 31, and the second lead wiring 32 can be formed at the same time by using the lift-off method.
  • An insulating film 27 is formed on the semiconductor layer 22 so as to cover the first ohmic electrode 15, the second ohmic electrode 16, the first gate electrode 17, and the second gate electrode 18.
  • a first ohmic electrode pad 41, a second ohmic electrode pad 42, a first gate electrode pad 43 and a second gate electrode pad 44 are formed on the insulating film 27.
  • the first ohmic electrode pad 41, the second ohmic electrode pad 42, the first gate electrode pad 43, and the second gate electrode pad 44 are each formed on the high resistance region 22B.
  • the first ohmic electrode pad 41 and the second ohmic electrode pad 42 are formed in regions opposite to each other across the active region 22A, and the first gate electrode pad 43 and the second gate electrode pad 44 are These are formed at positions opposite to each other across the active region 22A. That is, the first gate electrode pad 43 and the second gate electrode pad 44 are formed at target positions with respect to the center line 20 in the direction intersecting with the direction in which each electrode in the substrate 21 extends.
  • the first ohmic electrode pad 41 is connected to a third lead wiring 36 formed on the insulating film 27.
  • the third lead wiring 36 is connected to the first ohmic electrode 15 in an opening formed in the insulating film.
  • the second ohmic electrode pad 42 is connected to a fourth lead wiring 38 formed on the insulating film 27.
  • the third lead wiring 38 is connected to the second ohmic electrode 16 in the opening formed in the insulating film.
  • the first ohmic electrode pad 41, the second ohmic electrode pad 42, the third lead wiring 36 and the second lead wiring 38 are made of, for example, 100 nm thick titanium (Ti) and 5000 nm thick gold (Au ) And may be simultaneously formed by a plating process or the like.
  • the first gate electrode pad 43 is connected to the first lead-out wiring 31 by a connection portion 33 formed in the opening that exposes the first lead-out wiring 31.
  • the second gate electrode pad 44 is connected to the second lead wiring 32 by a connecting portion 34 formed in an opening that exposes the second lead wiring 32.
  • the first gate electrode pad 43 is usually the same in material, film thickness, etc. as the first ohmic electrode pad 41 and the second ohmic electrode pad 42. For this reason, the resistance of the first gate electrode pad 43 is much smaller than that of the first lead-out wiring 31, and the first gate electrode pad 43 may be ignored in the generation of the delay time. Therefore, the starting point of the wiring distance of the first gate electrode 17 is an edge portion 31 a where the connecting portion 33 shown in FIG. 2 is in contact with the first lead wiring 31. Regarding the wiring distance of the second gate electrode 18, the edge portion where the connecting portion 34 is in contact with the second lead wiring 32 is the starting point.
  • the first gate electrode pad 43 is formed at one end of the first lead wiring 31.
  • the second gate electrode pad 44 is formed at the end of the second lead-out wiring 32 on the same side as the first gate electrode pad 43. For this reason, the second gate electrode 18 included in the unit cell 11 including the first gate electrode 17 having the shortest wiring distance to the first gate electrode pad 43 is connected to the second gate electrode pad 44. The distance is the shortest.
  • the first gate electrode pad and the second gate electrode pad are arranged at diagonal positions in order to reduce the area occupied by the pad. For this reason, the second gate electrode pad is formed at the end of the second lead-out wiring on the opposite side to the first gate electrode pad. Therefore, the second gate electrode included in the unit cell including the first gate electrode having the shortest wiring distance to the first gate electrode pad has the longest wiring distance to the second gate electrode pad. .
  • the first gate electrode included in the unit cell including the second gate electrode having the shortest wiring distance to the second gate electrode pad has the longest wiring distance to the first gate electrode pad. For this reason, the difference between the wiring resistance of the first gate electrode and the wiring resistance of the second gate electrode becomes large, and the time difference required for turn-on between the first gate electrode and the second gate electrode, that is, the delay time is long. A unit cell is generated.
  • the bidirectional switch of the first embodiment includes the wiring distance from the first gate electrode 17 to the first gate electrode pad 43 and the second gate electrode 18 to the second gate in any unit cell.
  • the difference from the wiring distance to the electrode pad 44 can be reduced. Therefore, the difference between the wiring resistance of the first gate electrode and the wiring resistance of the second gate electrode 18 can be reduced in each unit cell, and the time difference required for turning on the first gate electrode and the second gate electrode, that is, Delay time can be shortened.
  • Delay time can be shortened.
  • a bidirectional switch can be realized in which switching loss does not become a problem even when the switching frequency exceeds 10 KHz.
  • the first gate electrode 17 and the first gate in the first unit cell 11 (1) having the first gate electrode 17 having the shortest wiring distance from the first gate electrode pad 43 As shown in FIG. 3, the first gate electrode 17 and the first gate in the first unit cell 11 (1) having the first gate electrode 17 having the shortest wiring distance from the first gate electrode pad 43. Assuming that the wiring distance to the electrode pad 43 is L G1 (1), the wiring distance L G2 (1) between the second gate electrode 18 and the second gate electrode pad 44 is expressed as shown in Expression (1). Can do.
  • L G2 (1) L G1 (1) + L 1 ⁇ L G1G2 (1)
  • L 1 includes an edge portion where the connection portion 33 of the first gate electrode pad 43 is in contact with the first lead wiring 31 and an edge portion where the connection portion 34 of the second gate electrode pad 44 is in contact with the second lead wiring 32. , That is, the amount of deviation between the starting point of the wiring distance of the first gate electrode 17 and the starting point of the wiring distance of the second gate electrode 18, and L G1G2 is the first gate electrode 17 and the second This is the distance from the gate electrode 18.
  • the origin of the wiring distance of the first gate electrode 17 and the second gate electrode 17 can be made substantially zero. Therefore, the difference between the wiring distance of the first gate electrode 17 and the wiring distance of the second gate electrode 18 in the first unit cell 11 (1) is the difference between the first gate electrode 17 and the second gate electrode 18.
  • the distance L G1G2 can be made substantially equal.
  • the unit cells 11 are alternately inverted and arranged. For this reason, in the second unit cell, the sign of L G1G2 in Expression (1) is inverted. However, also in this case, the distance L G1G2 between the first gate electrode 17 and the second gate electrode 18 becomes substantially equal. Further, when the amount of deviation L1 between the starting point of the wiring distance of the first gate electrode 17 and the starting point of the wiring distance of the second gate electrode 18 is completely 0, in any case, the first unit cell 11 (1), the difference between the wiring distance of the first gate electrode 17 and the wiring distance of the second gate electrode 18 coincides with the distance L G1G2 between the first gate electrode 17 and the second gate electrode 18. .
  • the distance L G1G2 between the first gate electrode 17 and the second gate electrode 18 is about 10 ⁇ m. With such a difference, the delay time due to the difference in gate resistance between the first gate electrode 17 and the second gate electrode 18 is very small. As a result, the switching loss of the bidirectional switch due to the delay time can be reduced.
  • the unit cell 11 has a smaller positional shift between the edge portion where the first gate electrode pad 43 is in contact with the first lead wiring 31 and the edge portion where the second gate electrode pad 44 is in contact with the second lead wiring 32. Variation in the wiring distance of the first gate electrode 17 and the wiring distance of the second gate electrode 18 can be reduced. However, there is no problem even if there is a deviation of about 20 ⁇ m or more, depending on the film thickness and width of the wiring, the specific resistance of the wiring material, the distance between the first gate electrode and the second gate electrode, and the like.
  • FIG. 1 shows an example in which the first gate electrode pad 43 and the second gate electrode pad 44 are formed on the insulating film 27.
  • the first gate electrode pad 43 and the second gate electrode pad 44 can be directly formed on the high resistance region 22B.
  • the first gate electrode pad 43 is formed as a conductive film 46 integrated with the first lead wiring 31, and the second gate electrode pad 44 is integrated with the second lead wiring 32.
  • a conductive film 47 is formed. That is, the first gate electrode pad 43 is a portion where the width of the conductive film 46 is wide, and the first lead wiring 31 is a portion where the width of the conductive film 46 is narrow.
  • the second gate electrode pad 44 is a portion where the width of the conductive film 47 is wide
  • the second lead wiring 32 is a portion where the width of the conductive film 47 is narrow.
  • the insulating film 27, the first ohmic electrode pad 41, the second ohmic electrode pad 42, the third lead wiring 36, and the fourth lead wiring 38 are not shown.
  • the first gate electrode pad 43 and the second gate electrode pad 44, and the first lead wiring 31 and the second lead wiring 32 have the same material and film thickness. However, the widths of the first gate electrode pad 43 and the second gate electrode pad 44 are much larger than those of the first lead wiring 31 and the second lead wiring 32. Accordingly, the resistance of the first gate electrode pad 43 and the second gate electrode pad 44 is negligibly small as compared with the first lead wiring 31 and the second lead wiring 32.
  • the starting point of the wiring distance of the first gate electrode 17 is the boundary portion 46a between the first gate electrode pad 43 and the first lead-out wiring 31 where the width of the conductive film 46 becomes narrow
  • the second gate electrode The starting point of the wiring distance 18 is a boundary portion 47 a between the second gate electrode pad 44 and the second lead wiring 32 where the width of the conductive film 47 becomes narrow.
  • a metal film for bonding may be further stacked on a portion of the conductive film 46 that becomes the first gate electrode pad 43 and a portion of the conductive film 47 that becomes the second gate electrode pad 44. In this case, the resistance of the first gate electrode pad 43 and the second gate electrode pad 44 is further reduced.
  • FIG. 1 and 4 show an example in which the first ohmic electrode pad 41 and the second ohmic electrode pad 42 are formed on the high resistance region 22B. However, at least a part may be formed on the active region 22A as shown in FIG. By adopting a so-called pad-on-chip structure, the area occupied by the bidirectional switch can be reduced.
  • the first ohmic electrode 15 and the first ohmic electrode pad 41 are directly connected by the connecting portion 37, and the second ohmic electrode 16 and the second ohmic electrode pad 42 are directly connected by the connecting portion 39.
  • the length of the connection portion 37 between the first ohmic electrode 15 and the first ohmic electrode pad 41 and the length of the connection portion 39 between the second ohmic electrode 16 and the second ohmic electrode pad 42 are the first and second lengths, respectively.
  • the length of the ohmic electrode 15 and the second ohmic electrode 16 is about half or less.
  • FIG. 6 shows an example in which more than half of the area of the first gate electrode pad 43 and the second gate electrode pad 44 is formed on the active region 22A.
  • the first ohmic electrode pad may be a back electrode 51 formed on the back surface of the substrate 21.
  • the back electrode 51 and the first ohmic electrode may be connected by the wiring metal 52 through the via hole penetrating the semiconductor layer 22 and the substrate 21.
  • FIG. 8 shows a planar configuration of the bidirectional switch according to the second embodiment.
  • the same components as those of FIG. 1 are identical to those of FIG. 1;
  • the first gate electrode pad 43 is formed so as to cover the entire first lead wiring 31, and the second gate electrode pad 44 is the second one.
  • the lead wiring 32 is formed so as to cover the whole.
  • the first gate electrode pad 43 is connected to almost the entire first lead wiring 31, and the second gate electrode pad 44 is connected to almost the whole second lead wiring 32.
  • the wiring distance between the first gate electrode 17 and the first gate electrode pad 43 becomes substantially equal between the unit cells 11. Further, the wiring distance between the second gate electrode 18 and the second gate electrode pad 44 is also substantially equal. Further, by making the distance between the first lead wiring 31 and the active region 22A and the distance between the second lead wiring 32 and the active region 22A equal, the first gate electrode 17 and the first gate electrode pad 43 And the wiring distance between the second gate electrode 18 and the second gate electrode pad 44 can be made substantially equal.
  • the ratio of the second lead wiring 32 to the wiring is so small that it can be ignored.
  • the wiring resistance between the first gate electrode 17 and the first gate electrode pad 43 and the wiring resistance between the second gate electrode 18 and the second gate electrode pad 44 can be reduced to a negligible level.
  • the first gate electrode pad 43 and the second gate electrode pad 44 are laminated films of a Ti film having a thickness of 100 nm and an Au film having a thickness of 5000 nm, and the specific resistance is about 2 ⁇ 10 ⁇ 6 cm.
  • the wiring resistance is about 0.12 ⁇ .
  • the first gate electrode pad 43 and the second gate electrode pad 44 can be connected to almost the whole of the second lead wiring 32
  • the first gate electrode pad 43 and The shape of the second gate electrode pad 44 may be modified in any way.
  • a part of the first gate electrode pad 43 and the second gate electrode pad 44 may be formed on the active region 22A.
  • the areas of the first gate electrode pad 43 and the second gate electrode pad 44 can be increased without increasing the chip area of the bidirectional switch.
  • the first gate electrode pad 43, the second gate electrode pad 44, the first ohmic electrode pad 41, and the second ohmic electrode pad 42 are interleaved with each other, all the electrode pads are thick. An area for connecting wires can be secured. As a result, a large current can flow.
  • a first ohmic electrode pad may be formed on the back surface of the substrate 21 as shown in FIG. In this case, since it is not necessary to wire the first ohmic electrode pad, the assembly process can be simplified.
  • the first gate electrode 17 and the second gate electrode 18 are formed of a stacked film of Ni and Au, thereby forming a Schottky junction with the barrier layer 25.
  • a gate injection transistor (Gate-Injection-Transistor: GIT) structure may be used.
  • GIT Gate-Injection-Transistor
  • a p-type semiconductor layer made of AlGaN or GaN is formed between the barrier layer 25 and the first gate electrode 17 and the second gate electrode 18, and the first gate electrode 17 and the second gate electrode 17 are formed.
  • the gate electrode 18 may form an ohmic junction with the p-type semiconductor layer. With such a configuration, normally-off characteristics and low on-resistance can be easily realized. Further, normally-off characteristics and low on-resistance may be realized by using a Schottky junction or a metal-insulator-semiconductor (MIS) structure.
  • MIS metal-insulator-semiconductor
  • the semiconductor layer is formed on the Si substrate.
  • the semiconductor layer may be formed on another substrate such as SiC, sapphire, or GaN.
  • the bidirectional switch is formed of a nitride semiconductor typified by GaN.
  • a nitride semiconductor typified by GaN.
  • wide band gap semiconductor SiC may be used.
  • an arsenic semiconductor typified by GaAs often used in high frequency devices may be used.
  • bidirectional switch In the bidirectional switch according to the present disclosure, a difference in wiring resistance between the first gate electrode and the second gate electrode included in one unit cell is small, and a bidirectional switch with reduced switching loss can be realized. It is useful as a bidirectional switch with a double gate structure using a wide band gap semiconductor.
  • first ohmic electrode 16 second ohmic electrode 17 first gate electrode 18 second gate electrode 20 center line 21 substrate 22 semiconductor layer 22A active region 22B high resistance region 23 buffer layer 24 channel layer 25 barrier Layer 27 Insulating film 31 First lead wire 32 Second lead wire 33 Connection portion 34 Connection portion 36 Third lead wire 37 Connection portion 38 Fourth lead wire 39 Connection portion 41 First ohmic electrode pad 42 Second Ohmic electrode pad 43 First gate electrode pad 44 Second gate electrode pad 51 Back electrode 52 Wiring metal

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Abstract

 双方向スイッチは、第1のオーミック電極15、第1のゲート電極17、第2のゲート電極18及び第2のオーミック電極16を有する複数の単位セル11を備えている。第1のゲート電極15は、第1の引き出し配線31を介して第1のゲート電極パッド43と電気的に接続されている。第2のゲート電極18は、第2の引き出し配線32を介して第2のゲート電極パッド44と電気的に接続されている。第1のゲート電極パッド43との間の配線距離が最も短い第1のゲート電極17を有する単位セル11は、第2のゲート電極パッド44との間の配線距離が最も短い第2のゲート電極18を有する。

Description

双方向スイッチ
 本発明は双方向スイッチに関し、特にワイドバンドギャップ半導体を用いたダブルゲート構造の双方向スイッチに関する。
 近年、半導体デバイスの材料として、窒化ガリウム(GaN)に代表される窒化物系半導体や、炭化珪素(SiC)といったワイドバンドギャップ半導体の研究開発が活発に行われている。ワイドバンドギャップ半導体は、絶縁破壊電界がシリコン(Si)半導体と比べて1桁大きいという特徴を有する。従来のSi半導体では高耐圧の電力用半導体デバイスを得るには、電子が走行するドリフト層を長くすることが必要である。しかし、窒化物系半導体又はSiCを用いた場合には、Si半導体と同等の耐圧をSi半導体と比べて約10分の1の長さのドリフト層によって実現できる。ドリフト層は半導体デバイスに電流を流す場合に抵抗層となる。従って、絶縁破壊電界が大きくドリフト層を短くできるワイドバンドギャップ半導体を用いることにより、半導体デバイスのオン抵抗を小さくできる。一定の耐圧を示す半導体デバイスのオン抵抗は、半導体材料が有する移動度及び誘電率が同程度である場合には絶縁破壊電界の3乗に反比例する。
 また、GaN等の窒化物半導体はアルミニウムナイトライド(AlN)又はインジウムナイトライド(InN)等と様々な混晶を作ることができる。このため、従来のガリウム砒素(GaAs)等の砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物半導体のヘテロ接合は、不純物のドーピングがない状態においても、その界面に自発分極又はピエゾ分極により高濃度のキャリアが発生する。この結果、窒化物半導体においては、電流を基板に平行方向に流す横型デバイスにおいて、大電流で低いオン抵抗の大電力用デバイスが実現できる。
 さらに、横型デバイスにおいて、第1のオーミック電極と第2のオーミック電極との間に、第1のゲート電極と第2のゲート電極とを配置するダブルゲート構造とすることにより、双方向に電流を流し、双方向に耐圧を有する双方向スイッチを実現できる。
 マトリックスコンバータ又はプラズマディスプレイパネル(PDP)の駆動回路等に用いる双方向スイッチは、一般的に逆阻止型の絶縁ゲートバイポーラトランジスタ(IGBT)を用いて開発されている。しかし、逆阻止型のIGBTを双方向スイッチに用いる場合、逆並列に2個用いる必要がある。また、IGBTは本質的にPN接合のオン電圧を有するため、電流が小さい領域ではオン抵抗が大きくなり、スイッチング時に電力ロスが大きくなる。
 ダブルゲート構造の双方向スイッチは、図11(a)に示すように第1のゲート電極G1及び第2のゲート電極G2に同時にバイアス電圧を印加すると、第1のオーミック電極S1と第2のオーミック電極S2との間に立ち上がり電圧なしに双方向に電流を流すことができる。また、図11(b)に示すように一方のゲート電極のみにバイアス電圧を印加すると、一方向のみに電流が流れる整流動作をする。このため、1チップでスイッチング時の電力ロスが非常に小さい双方向スイッチを実現できる(例えば、非特許文献1を参照。)。
 ダブルゲート構造の双方向スイッチにおいて大電流を流すには、ゲート幅を大きくする必要がある。ゲート幅を大きくする方法として、第1のオーミック電極と第2のオーミック電極との間に第1のゲート電極及び第2のゲート電極が配置された単位セルを並列に複数配置したチップレイアウトが検討されている(例えば、特許文献1を参照。)。これにより、限られた面積を有効に用い、ゲート幅を容易に大きくすることができる。
特表2007-526633号公報
T. Morita, et al., "650V 3.1mΩcm2 GaN-based Monolithic Bidirectional Switch Using Normally-off Gate Injection Transistor", International Electron Devices Meeting, 2007, p. 865
 しかしながら、前記従来の双方向スイッチのレイアウトには以下のような問題があることが明らかとなった。
 従来の双方向スイッチにおいては、第1のオーミック電極同士、第2のオーミック電極同士、第1のゲート電極同士及び第2のゲート電極同士が、それぞれ引き出し配線を介して接続されパッドと接続される。この際に、第1のゲート電極と接続された第1のゲート電極パッドと第2のゲート電極と接続された第2のゲート電極パッドとは、双方向スイッチの中心に対して対角の位置に配置される。このような、配置とすることにより、4つのパッドを効率よく配置することができる。
 しかし、このような配置とすると、各単位セルにおいて第1のゲート電極と第1のゲート電極パッドとの間の配線距離と、第2のゲート電極と第2のゲート電極パッドとの間の配線距離との差が大きく異なるという問題が生じる。大電力用の双方向スイッチは、一般にチップ面積が数mm角である。第1のゲート電極と第1のゲート電極パッドとの間の配線距離と、第2のゲート電極と第2のゲート電極パッドとの間の配線距離との差は最大で3mm程度となる。配線距離の差が大きくなるとゲート抵抗の差も大きくなる。
 第1のゲート電極、第2のゲート電極及びこれらと接続された引き出し配線は、一般にリフトオフ法を用いて同一工程により形成する。リフトオフ法においては厚い金属膜を形成することが困難である。このため、第1のゲート電極、第2のゲート電極及びこれらと接続された引き出し配線の膜厚は通常0.5μm程度である。金属膜の比抵抗が2×10-6Ωcm程度であり、配線幅は50μm程度である場合には、配線距離の差が3mmあるとゲート抵抗の差は2.4Ωとなる。
 双方向スイッチの第1のオーミック電極と第2のオーミック電極との間に双方向に電流を流す場合、第1のゲート電極と第2のゲート電極との両方にバイアス電圧を印加し、第1のゲートと第2のゲートとを同時にオン状態とする必要がある。ゲート抵抗の差が大きい単位セルにおいては、第1のゲート電極パッドと第2のゲート電極パッドとに同時にバイアス電圧を印加しても、ゲート抵抗が小さい方のゲートが先にオン状態となり、ゲート抵抗が大きい方のゲートが遅れてオン状態となる。つまり、第1のゲート電極と第2のゲート電極とのターンオンに要する時間に遅延が発生する。ターンオンの遅延が生じると、その間単位セルは第1のオーミック電極と第2のオーミック電極との間に一方向にのみ電流が流れる整流動作をする。整流動作の場合には電圧オフセットが発生するため、スイッチングロスが大きくなる。また、第1のオーミック電極と第2のオーミック電極との間を遮断する場合には、遅延時間の間に電流が流れてしまいスイッチングロスが大きくなる。このように、スイッチングロスが大きな単位セルが存在すると、単位セルの総和である双方向スイッチのスイッチングロスも悪くなる。この問題はスイッチング周波数が高くなるにつれ顕著になり、見積もりによれば10KHzを超えると、顕在化してくる。
 本開示は前記の問題を解決し、1つの単位セルに含まれる第1のゲート電極と第2のゲート電極との間の配線抵抗の差が小さく、スイッチングロスを低減した双方向スイッチを実現できるようにすることを目的とする。
 前記の目的を達成するため、本開示は双方向スイッチを、第1のゲート電極の配線抵抗と、第2のゲート電極の配線抵抗とがほぼ等しくなるように第1のゲート電極パッド及び第2のゲート電極パッドを配置した構成とする。
 具体的に、例示の双方向スイッチは、基板の上に形成された半導体層並びに該半導体層の上に互いに間隔をおいて順次形成された第1のオーミック電極、第1のゲート電極、第2のゲート電極及び第2のオーミック電極を有する複数の単位セルと、半導体層の上に形成され、第1のゲート電極同士を電気的に接続して第1のゲート電極と交差する方向に延びる第1の引き出し配線と、単位セルを挟んで第1の引き出し配線と反対側に形成され、第2のゲート電極同士を接続して第2のゲート電極と交差する方向に延びる第2の引き出し配線と、第1の引き出し配線と電気的に接続された第1のゲート電極パッドと、第2の引き出し配線と電気的に接続された第2のゲート電極パッドとを備え、複数の単位セルのうちの、第1のゲート電極パッドとの間の配線距離が最も短い第1のゲート電極を有する単位セルは、第2のゲート電極パッドとの間の配線距離が最も短い第2のゲート電極を有することを特徴とする。
 例示の双方向スイッチは、第1のゲート電極パッドとの間の配線距離が最も短い第1のゲート電極を有する単位セルは、第2のゲート電極パッドとの間の配線距離が最も短い第2のゲート電極を有する。このため、第1のゲート電極と第1のゲート電極パッドとの間の配線距離と、第2のゲート電極と第2のゲート電極パッドとの間の配線距離との差が大きい単位セルが生じることがない。従って、単位セル内において、第1のゲート電極の配線抵抗と第2のゲート電極の配線抵抗とをほぼ等しくすることができ、配線抵抗の差による遅延時間が生じにくくなる。その結果、スイッチングロスが小さい双方向スイッチを実現できる。
 例示の双方向スイッチにおいて、第1のゲート電極パッドは、第1の引き出し配線における一方の端部に形成され、第2のゲート電極パッドは、第2の引き出し配線における第1のゲート電極パッドと同じ側の端部に形成されている構成としてもよい。
 この場合において、第1のゲート電極パッドが形成された側から数えてn番目の単位セルとn+1番目の単位セルとにおける第1のゲート電極及び第2のゲート電極の配線距離の間には、|(LG1(n+1)-LG1(n))-(LG2(n+1)-LG2(n))|=2LG1G2の関係が成り立つ構成としてもよい。但し、nは自然数であり、LG1(n)はn番目の単位セルに含まれる第1のゲート電極と第1のゲート電極パッドとの配線距離であり、LG1(n+1)はn+1番目の単位セルに含まれる第1のゲート電極と第1のゲート電極パッドとの配線距離であり、LG2(n)はn番目の単位セルに含まれる第2のゲート電極と第2のゲート電極パッドとの配線距離であり、LG2(n+1)はn+1番目の単位セルに含まれる第2のゲート電極と第2のゲート電極パッドとの配線距離であり、LG1G2は第1のゲート電極と第2のゲート電極との間隔である。
 例示の双方向スイッチにおいて、複数の単位セルのそれぞれにおいて、第1のゲート電極と第1のゲート電極パッドとの間の配線距離と、第2のゲート電極と第2のゲート電極パッドとの間の配線距離とが等しい構成としてもよい。
 例示の双方向スイッチにおいて、第1のゲート電極パッド及び第2のゲート電極パッドは、半導体基板における第1の引き出し配線及び第2の引き出し配線が延びる方向の中心線に対して対称となるように形成されていてもよい。
 例示の双方向スイッチにおいて、第1のゲート電極パッド及び第2のゲート電極パッドは、半導体基板の中心点に対して対称となるように形成されていてもよい。
 例示の双方向スイッチにおいて、第1のゲート電極パッド及び第2のゲート電極パッドは、第1の引き出し配線及び第2の引き出し配線と一体に形成されている構成としてもよい。
 例示の双方向スイッチは、第1のオーミック電極と電気的に接続された第1のオーミック電極パッドと、第2のオーミック電極と電気的に接続された第2のオーミック電極パッドとをさらに備え、半導体層は、活性領域と活性領域を囲む高抵抗領域とを有し、第1のオーミック電極パッド及び第2のオーミック電極パッドの少なくとも一部は、活性領域の上に形成されていてもよい。
 この場合において、第1のゲート電極パッド及び第2のゲート電極パッドの少なくとも一部は、活性領域の上に形成されていてもよい。
 例示の双方向スイッチは、第1のオーミック電極と電気的に接続された第1のオーミック電極パッドと、第2のオーミック電極と電気的に接続された第2のオーミック電極パッドとをさらに備え、第2のオーミック電極パッドは、半導体層の上に形成され、第1のオーミック電極パッドは、半導体基板の半導体層が形成された面とは反対側の面の上に形成されていてもよい。
 例示の双方向スイッチにおいて、導体層は、基板側から順次形成された第1の窒化物半導体層及び該第1の窒化物半導体層と比べてバンドギャップが大きい第2の窒化物半導体層とを有していてもよい。
 本開示に係る双方向スイッチによれば、1つの単位セルに含まれる第1のゲート電極と第2のゲート電極との間の配線抵抗の差が小さく、スイッチングロスを低減した双方向スイッチを実現できるようにする。
図1(a)及び(b)は、第1の実施形態に係る双方向スイッチを示し、(a)は平面図であり、(b)は(a)のIb-Ib線における断面図である。 図2は、第1の実施形態に係る双方向スイッチにおける第1のゲート電極パッドと第1の引き出し配線との接続部分を拡大して示す断面図である。 図3は、第1の実施形態に係る双方向スイッチにおける第1のゲート電極の配線距離と第2のゲート電極の配線距離との関係を説明するための平面図である。 図4は、第1の実施形態に係る双方向スイッチの変形例を示す平面図である。 図5(a)及び(b)は、本発明の第1の実施形態に係る双方向スイッチの変形例を示し、(a)は平面図であり、(b)は(a)のVb-Vb線における断面図である。 図6は、第1の実施形態に係る双方向スイッチの変形例を示す平面図である。 図7(a)及び(b)は、本発明の第1の実施形態に係る双方向スイッチの変形例を示し、(a)は平面図であり、(b)は(a)のVIIb-VIIb線における断面図である。 図8は、第2の実施形態に係る双方向スイッチを示す平面図である。 図9は、第2の実施形態に係る双方向スイッチの変形例を示す平面図である。 図10は、第2の実施形態に係る双方向スイッチの変形例を示す平面図である。 図11(a)及び(b)は、双方向スイッチの電流電圧特性を示すグラフである。
 (第1の実施形態)
 図1(a)~(b)は第1の実施形態に係る双方向スイッチであり、(a)は平面構成を示し、(b)は(a)のIb-Ib線における断面構成を示している。
 図1に示すように本実施形態の双方向スイッチは、窒化物半導体の上に第1のオーミック電極15、第2のオーミック電極、第1のゲート電極17及び第2のゲート電極18が形成されたダブルゲート構造の双方向スイッチである。また、ゲート幅を大きくするために、第1のオーミック電極15、第2のオーミック電極16、第1のゲート電極17及び第2のゲート電極18を有する複数の単位セル11が並列に接続されている。
 シリコン基板等の基板21の上に、窒化物半導体からなる半導体層22が形成されている。半導体層22は、基板21側から順次形成されたバッファ層23、i-GaNからなるチャネル層24及びi-AlGaNからなるバリア層25を有している。チャネル層24とバリア層25との界面近傍に2次元電子ガスからなるチャネルが形成できれば、チャネル層24及びバリア層25の組成は任意に変更してかまわない。
 半導体層22は、活性領域22Aと活性領域22Aを囲む高抵抗領域22Bとを有している。高抵抗領域22Bはイオン注入等により高抵抗化された領域である。活性領域22Aの上には、互いに間隔をおいてフィンガー状の第1のオーミック電極15と第2のオーミック電極16とが交互に形成されている。第1のオーミック電極15と第2のオーミック電極16との間には、互いに間隔をおいて第1のゲート電極17と第2のゲート電極18とが形成されている。
 第1のオーミック電極15、第2のオーミック電極16、第1のゲート電極17及び第2のゲート電極18により単位セル11が形成されている。隣接する単位セル11は第1のオーミック電極15又は第2のオーミック電極16を共有している。つまり、単位セル11は交互に反転して配置されている。
 第1のゲート電極17及び第2のゲート電極18は、それぞれ高抵抗領域22Bの上に形成された第1の引き出し配線31及び第2の引き出し配線32と接続されている。第1の引き出し配線31は、第1のゲート電極17同士を電気的に接続して第1のゲート電極17と交差する方向に延びている。第2の引き出し配線32は、第2のゲート電極同士を電気的に接続して第2のゲート電極18と交差する方向に延びている。第1の引き出し配線31と第2の引き出し配線32とは、単位セル11を挟んで互いに反対側に形成されている。
 第1のゲート電極17、第2のゲート電極18、第1の引き出し配線31及び第2の引き出し配線32は、例えば厚さが100nmのニッケル(Ni)と厚さが400nmの金(Au)との積層膜からなる。第1のゲート電極17、第2のゲート電極18、第1の引き出し配線31及び第2の引き出し配線32は、リフトオフ法を用いれば同時に形成できる。
 半導体層22の上には、第1のオーミック電極15、第2のオーミック電極16、第1のゲート電極17及び第2のゲート電極18を覆うように絶縁膜27が形成されている。絶縁膜27の上には、第1のオーミック電極パッド41、第2のオーミック電極パッド42、第1のゲート電極パッド43及び第2のゲート電極パッド44が形成されている。第1のオーミック電極パッド41、第2のオーミック電極パッド42、第1のゲート電極パッド43及び第2のゲート電極パッド44は、それぞれ高抵抗領域22Bの上に形成されている。第1のオーミック電極パッド41と第2のオーミック電極パッド42は、活性領域22Aを挟んで互いに反対側の領域に形成されており、第1のゲート電極パッド43と第2のゲート電極パッド44は、活性領域22Aを挟んで互いに反対側の位置に形成されている。つまり、第1のゲート電極パッド43と第2のゲート電極パッド44とは、基板21における各電極が延びる方向と交差する方向の中心線20に対して対象な位置に形成されている。
 第1のオーミック電極パッド41は、絶縁膜27の上に形成された第3の引き出し配線36と接続されている。第3の引き出し配線36は絶縁膜に形成された開口部において第1のオーミック電極15と接続されている。第2のオーミック電極パッド42は、絶縁膜27の上に形成された第4の引き出し配線38と接続されている。第3の引き出し配線38は絶縁膜に形成された開口部において第2のオーミック電極16と接続されている。
 第1のオーミック電極パッド41、第2のオーミック電極パッド42、第3の引き出し配線36及び第2の引き出し配線38は、例えば厚さが100nmのチタン(Ti)と厚さが5000nmの金(Au)との積層膜とし、めっき工程等により同時に形成すればよい。
 第1のゲート電極パッド43は、第1の引き出し配線31を露出する開口部に形成された接続部33により第1の引き出し配線31と接続されている。第2のゲート電極パッド44は、第2の引き出し配線32を露出する開口部に形成された接続部34により第2の引き出し配線32と接続されている。
 第1のゲート電極パッド43を例にとると、第1のゲート電極パッドと第1の引き出し配線31とは図2に示すような配置となる。第1のゲート電極パッド43は、通常は第1のオーミック電極パッド41及び第2のオーミック電極パッド42と材質及び膜厚等が等しい。このため、第1のゲート電極パッド43の抵抗は、第1の引き出し配線31と比べると遙かに小さく、遅延時間の発生において第1のゲート電極パッド43は無視してかまわない。従って、第1のゲート電極17の配線距離の起点は、図2に示す接続部33が第1の引き出し配線31と接するエッジ部分31aとなる。第2のゲート電極18の配線距離については同様に接続部34が第2の引き出し配線32と接するエッジ部分が起点となる。
 本実施形態の双方向スイッチは、第1のゲート電極パッド43が第1の引き出し配線31の一方の端部に形成されている。第2のゲート電極パッド44は第2の引き出し配線32における第1のゲート電極パッド43と同じ側の端部に形成されている。このため、第1のゲート電極パッド43までの配線距離が最も短い第1のゲート電極17が含まれる単位セル11に含まれる第2のゲート電極18は、第2のゲート電極パッド44までの配線距離が最も短くなる。
 従来の双方向スイッチにおいては、パッドの占有面積を低減するために、第1のゲート電極パッドと第2のゲート電極パッドとが対角線の位置となるように配置される。このため、第2のゲート電極パッドは第2の引き出し配線の第1のゲート電極パッドと反対側の端部に形成される。このため、第1のゲート電極パッドまでの配線距離が最も短い第1のゲート電極が含まれる単位セルに含まれる第2のゲート電極は、第2のゲート電極パッドまでの配線距離が最も長くなる。また、第2のゲート電極パッドまでの配線距離が最も短い第2のゲート電極が含まれる単位セルに含まれる第1のゲート電極は、第1のゲート電極パッドまでの配線距離が最も長くなる。このため、第1のゲート電極の配線抵抗と第2のゲート電極の配線抵抗との差が大きくなり、第1のゲート電極と第2のゲート電極とのターンオンに要する時間差、つまり遅延時間が長い単位セルが生じてしまう。
 しかし、第1の実施形態の双方向スイッチはいずれの単位セルにおいても、第1のゲート電極17から第1のゲート電極パッド43までの配線距離と、第2のゲート電極18から第2のゲート電極パッド44までの配線距離との差を小さくすることができる。従って、各単位セルにおいて第1のゲート電極の配線抵抗と第2のゲート電極18の配線抵抗との差を小さくでき、第1のゲート電極と第2のゲート電極とのターンオンに要する時間差、つまり遅延時間を短くできる。その結果、スイッチング周波数が10KHzを越える場合においても、スイッチングロスが問題となることがない双方向スイッチが実現できる。
 図3に示すように、第1のゲート電極パッド43からの配線距離が最も短い第1のゲート電極17を有する第1の単位セル11(1)における第1のゲート電極17と第1のゲート電極パッド43との配線距離をLG1(1)とすると、第2のゲート電極18と第2のゲート電極パッド44との配線距離LG2(1)は、式(1)のように表すことができる。
 LG2(1)=LG1(1)+L1-LG1G2 ・・・ 式(1)
 L1は、第1のゲート電極パッド43の接続部33が第1の引き出し配線31と接するエッジ部分と第2のゲート電極パッド44の接続部34が第2の引き出し配線32と接するエッジ部分との位置のずれ量つまり、第1のゲート電極17の配線距離の起点と第2のゲート電極18の配線距離の起点とのずれ量であり、LG1G2は第1のゲート電極17と第2のゲート電極18との間隔である。
 第1のゲート電極パッド43と第2のゲート電極パッド44とを基板21における中心線20に対して対称となるように配置すれば、第1のゲート電極17の配線距離の起点と第2のゲート電極18の配線距離の起点とのずれ量L1はほぼ0にできる。従って、第1の単位セル11(1)における第1のゲート電極17の配線距離と第2のゲート電極18の配線距離との差は、第1のゲート電極17と第2のゲート電極18との間隔LG1G2とほぼ等しくすることができる。
 単位セル11は交互に反転して配置されている。このため、第2の単位セルにおいては、式(1)におけるLG1G2の符号が反転する。しかし、この場合にも第1のゲート電極17と第2のゲート電極18との間隔LG1G2とほぼ等しくなる。また、第1のゲート電極17の配線距離の起点と第2のゲート電極18の配線距離の起点とのずれ量L1が完全に0の場合には、いずれの場合においても、第1の単位セル11(1)における第1のゲート電極17の配線距離と第2のゲート電極18の配線距離との差は、第1のゲート電極17と第2のゲート電極18との間隔LG1G2と一致する。
 第1のゲート電極17と第2のゲート電極18との間隔LG1G2は10μm程度である。この程度の差であれば、第1のゲート電極17と第2のゲート電極18とのゲート抵抗の差による遅延時間は非常に小さい。その結果、遅延時間による双方向スイッチのスイッチングロスを低減することができる。
 n番目の単位セル11(n)とn+1番目の単位セル11(n+1)とに着目すると、式(2)に示すような関係が成り立つ。
 |(LG1(n+1)-LG1(n))-(LG2(n+1)-LG2(n))|=2LG1G2 ・・・(2)
 第2のゲート電極パッドが第2の引き出し配線における第1のゲート電極パッドと反対側に形成されている従来の双方向スイッチの場合には、このような関係は成り立たない。
 第1のゲート電極パッド43が第1の引き出し配線31と接するエッジ部分と第2のゲート電極パッド44が第2の引き出し配線32と接するエッジ部分との位置のずれが小さい方が、単位セル11間における第1のゲート電極17の配線距離と第2のゲート電極18の配線距離とのばらつきを小さくできる。しかし、配線の膜厚、幅、配線材料の比抵抗及び第1のゲート電極と第2のゲート電極との間隔等によって異なるが、20μm程度又はそれ以上のずれがあっても問題ない。
 図1は、第1のゲート電極パッド43及び第2のゲート電極パッド44を絶縁膜27の上に形成する例を示した。しかし、図4に示すように第1のゲート電極パッド43及び第2のゲート電極パッド44を高抵抗領域22Bの上に直接形成することも可能である。この場合には、第1のゲート電極パッド43は第1の引き出し配線31と一体となった導電膜46として形成され、第2のゲート電極パッド44は第2の引き出し配線32と一体となった導電膜47として形成される。つまり、第1のゲート電極パッド43は導電膜46の幅が広い部分であり、第1の引き出し配線31は導電膜46の幅が狭い部分である。同様に、第2のゲート電極パッド44は導電膜47の幅が広い部分であり、第2の引き出し配線32は導電膜47の幅が狭い部分である。なお、図4において、絶縁膜27、第1のオーミック電極パッド41、第2のオーミック電極パッド42、第3の引き出し配線36及び第4の引き出し配線38は記載を省略している。
 第1のゲート電極パッド43及び第2のゲート電極パッド44と、第1の引き出し配線31及び第2の引き出し配線32とは、材質及び膜厚が等しくなる。しかし、第1のゲート電極パッド43及び第2のゲート電極パッド44は、幅が第1の引き出し配線31及び第2の引き出し配線32よりも遙かに大きい。従って、第1のゲート電極パッド43及び第2のゲート電極パッド44の抵抗は第1の引き出し配線31及び第2の引き出し配線32と比べて無視できるくらい小さくなる。このため、第1のゲート電極17の配線距離の起点は導電膜46の幅が狭くなる第1のゲート電極パッド43と第1の引き出し配線31との境界部分46aであり、第2のゲート電極18の配線距離の起点は導電膜47の幅が狭くなる第2のゲート電極パッド44と第2の引き出し配線32との境界部分47aである。
 なお、導電膜46の第1のゲート電極パッド43となる部分及び導電膜47の第2のゲート電極パッド44となる部分の上に、さらにボンディング用の金属膜を積層してもよい。この場合には、第1のゲート電極パッド43及び第2のゲート電極パッド44の抵抗はさらに小さくなる。
 図1及び図4は、第1のオーミック電極パッド41及び第2のオーミック電極パッド42を高抵抗領域22Bの上に形成する例を示した。しかし、図5に示すように少なくとも一部を活性領域22Aの上に形成してもよい。いわゆるパッドオンチップ構造とすることにより、双方向スイッチの占有面積を小さくすることが可能である。
 この場合には、第1のオーミック電極15と第1のオーミック電極パッド41とを接続部37により直接接続し、第2のオーミック電極16と第2のオーミック電極パッド42とを接続部39により直接接続すればよい。この場合、第1のオーミック電極15と第1のオーミック電極パッド41との接続部37及び第2のオーミック電極16と第2のオーミック電極パッド42との接続部39の長さは、それぞれ第1のオーミック電極15及び第2のオーミック電極16の長さの半分以下程度とする。
 また、図6に示すように第1のゲート電極パッド43及び第2のゲート電極パッド44についても少なくとも一部を活性領域22Aの上に形成してもよい。図6には、第1のゲート電極パッド43及び第2のゲート電極パッド44の面積の半分以上が活性領域22Aの上に形成されている例を示している。
 さらに、図7に示すように、第1のオーミック電極パッドを基板21の裏面に形成された裏面電極51としてもよい。この場合、裏面電極51と第1のオーミック電極とは半導体層22及び基板21を貫通するビアホールを介した配線金属52により接続すればよい。このような構造とすれば、第1のオーミック電極をワイヤリングする必要がないため、組み立て工程を簡略化できる。
 (第2の実施形態)
 以下に、第2の実施形態について図面を参照して説明する。図8は第2の実施形態に係る双方向スイッチの平面構成を示している。図8において図1と同一の構成要素には同一の符号を附すことにより説明を省略する。
 第2の実施形態の双方向スイッチは、図8に示すように第1のゲート電極パッド43が第1の引き出し配線31の全体を覆うように形成され、第2のゲート電極パッド44が第2の引き出し配線32の全体を覆うように形成されている。また、第1のゲート電極パッド43は第1の引き出し配線31のほぼ全体と接続されており、第2のゲート電極パッド44は第2の引き出し配線32のほぼ全体と接続されている。
 これにより、単位セル11間において第1のゲート電極17と第1のゲート電極パッド43との間の配線距離はほぼ等しくなる。また、第2のゲート電極18と第2のゲート電極パッド44との間の配線距離もほぼ等しくなる。さらに、第1の引き出し配線31と活性領域22Aとの距離及び第2の引き出し配線32と活性領域22Aとの距離を等しくすることにより、第1のゲート電極17と第1のゲート電極パッド43との間の配線距離と第2のゲート電極18と第2のゲート電極パッド44との間の配線距離とをほぼ等しくできる。
 また、第1のゲート電極17と第1のゲート電極パッド43との間の配線に占める第1の引き出し配線31の割合及び第2のゲート電極18と第2のゲート電極パッド44との間の配線に占める第2の引き出し配線32の割合はほとんど無視できるほど小さくなる。
 従って、第1のゲート電極17と第1のゲート電極パッド43との間の配線抵抗及び第2のゲート電極18と第2のゲート電極パッド44との間の配線抵抗は無視できる程度まで小さくできる。例えば、第1のゲート電極パッド43及び第2のゲート電極パッド44を厚さが100nmのTi膜と厚さが5000nmのAu膜との積層膜であり、比抵抗が2×10-6cm程度であり、パッド幅が100μmであり、パッド長さが3mmであるの場合には、配線抵抗は約0.12Ωとなる。その結果、すべての単位セルにおいて第1のゲート電極17と第2のゲート電極18との間における信号の遅延時間の差を無視でき、双方向スイッチのロスを大きく低減できる。
 第1のゲート電極パッド43が第1の引き出し配線31のほぼ全体と接続でき、第2のゲート電極パッド44が第2の引き出し配線32のほぼ全体と接続できれば、第1のゲート電極パッド43及び第2のゲート電極パッド44の形はどのように変形してもよい。例えば、図9に示すように、第1のゲート電極パッド43及び第2のゲート電極パッド44の一部がそれぞれ活性領域22Aの上に形成されていてもよい。このようにすれば、双方向スイッチのチップ面積を大きくすることなく、第1のゲート電極パッド43及び第2のゲート電極パッド44の面積を大きくすることができる。また、第1のゲート電極パッド43、第2のゲート電極パッド44、第1のオーミック電極パッド41及び第2のオーミック電極パッド42が相互に入り組んだ構造とすることにより、すべての電極パッドに太いワイヤを接続するための領域を確保することができる。これにより、大きな電流を流すことが可能となる。
 さらに、図10に示すように第1のオーミック電極パッドを基板21の裏面に形成してもよい。この場合には、第1のオーミック電極パッドに対してワイヤリングを行う必要がないため、組み立て工程を簡略化できる。
 各実施形態において、第1のゲート電極17及び第2のゲート電極18をNiとAuとの積層膜とすることにより、バリア層25とショットキー接合を形成する例を示した。しかし、ゲートインジェクショントランジスタ(Gate Injection Transistor:GIT)構造としてもよい。この場合には、バリア層25と第1のゲート電極17及び第2のゲート電極18との間にAlGaN又はGaNからなるp型の半導体層を形成し、第1のゲート電極17及び第2のゲート電極18がp型の半導体層とオーミック接合を形成するようにすればよい。このような構成とすれば、ノーマリオフ特性と低オン抵抗を容易に実現できる。また、ノーマリオフ特性と低オン抵抗は、ショットキー接合又は金属-絶縁膜-半導体(Metal-Insulator-Semiconductor:MIS)構造等を用いてを実現してもよい。
 各実施形態において、半導体層をSi基板の上に形成する例を示したが、SiC、サファイア又はGaN等の他の基板の上に形成してもよい。
 各実施形態において、双方向スイッチをGaNに代表される窒化物半導体により形成した例を示した。しかし、ワイドバンドギャップ半導体のSiCを用いてもよい。また、高周波デバイスでよく用いられるGaAsに代表される砒素系半導体を用いてもよい。
 本開示に係る双方向スイッチでは、1つの単位セルに含まれる第1のゲート電極と第2のゲート電極との間の配線抵抗の差が小さく、スイッチングロスを低減した双方向スイッチを実現でき、ワイドバンドギャップ半導体を用いたダブルゲート構造の双方向スイッチ等として有用である。
11   単位セル
15   第1のオーミック電極
16   第2のオーミック電極
17   第1のゲート電極
18   第2のゲート電極
20   中心線
21   基板
22   半導体層
22A  活性領域
22B  高抵抗領域
23   バッファ層
24   チャネル層
25   バリア層
27   絶縁膜
31   第1の引き出し配線
32   第2の引き出し配線
33   接続部
34   接続部
36   第3の引き出し配線
37   接続部
38   第4の引き出し配線
39   接続部
41   第1のオーミック電極パッド
42   第2のオーミック電極パッド
43   第1のゲート電極パッド
44   第2のゲート電極パッド
51   裏面電極
52   配線金属

Claims (11)

  1.  双方向スイッチは、
     基板の上に形成された半導体層並びに該半導体層の上に互いに間隔をおいて順次形成された第1のオーミック電極、第1のゲート電極、第2のゲート電極及び第2のオーミック電極を有する複数の単位セルと、
     前記半導体層の上に形成され、前記第1のゲート電極同士を電気的に接続して前記第1のゲート電極と交差する方向に延びる第1の引き出し配線と、
     前記単位セルを挟んで第1の引き出し配線と反対側に形成され、前記第2のゲート電極同士を接続して前記第2のゲート電極と交差する方向に延びる第2の引き出し配線と、
     前記第1の引き出し配線と電気的に接続された第1のゲート電極パッドと、
     前記第2の引き出し配線と電気的に接続された第2のゲート電極パッドとを備え、
     前記複数の単位セルのうちの、前記第1のゲート電極パッドとの間の配線距離が最も短い第1のゲート電極を有する単位セルは、前記第2のゲート電極パッドとの間の配線距離が最も短い第2のゲート電極を有する。
  2.  請求項1に記載の双方向スイッチにおいて、
     前記第1のゲート電極パッドは、前記第1の引き出し配線における一方の端部に形成され、
     前記第2のゲート電極パッドは、前記第2の引き出し配線における前記第1のゲート電極パッドと同じ側の端部に形成されている。
  3.  請求項2に記載の双方向スイッチにおいて、
     前記第1のゲート電極パッドが形成された側から数えてn番目の単位セルとn+1番目の単位セルとにおける前記第1のゲート電極及び第2のゲート電極の配線距離の間には、以下の式(1)に示す関係が成り立つ。
    |(LG1(n+1)-LG1(n))-(LG2(n+1)-LG2(n))| = 2LG1G2 ・・・ (1)
    但し、nは自然数であり、LG1(n)はn番目の前記単位セルに含まれる前記第1のゲート電極と前記第1のゲート電極パッドとの配線距離であり、前記LG1(n+1)はn+1番目の前記単位セルに含まれる前記第1のゲート電極と前記第1のゲート電極パッドとの配線距離であり、LG2(n)はn番目の前記単位セルに含まれる前記第2のゲート電極と前記第2のゲート電極パッドとの配線距離であり、LG2(n+1)はn+1番目の前記単位セルに含まれる前記第2のゲート電極と前記第2のゲート電極パッドとの配線距離であり、LG1G2は前記第1のゲート電極と前記第2のゲート電極との間隔である。
  4.  請求項1に記載の双方向スイッチにおいて、
     複数の前記単位セルのそれぞれにおいて、前記第1のゲート電極と前記第1のゲート電極パッドとの間の配線距離と、前記第2のゲート電極と前記第2のゲート電極パッドとの間の配線距離とは等しい。
  5.  請求項1に記載の双方向スイッチにおいて、
     前記第1のゲート電極パッド及び第2のゲート電極パッドは、前記半導体基板における前記第1の引き出し配線及び第2の引き出し配線が延びる方向の中心線に対して対称となるように形成されている。
  6.  請求項4に記載の双方向スイッチにおいて、
     前記第1のゲート電極パッド及び第2のゲート電極パッドは、前記半導体基板の中心点に対して対称となるように形成されている。
  7.  請求項1に記載の双方向スイッチにおいて、
     前記第1のゲート電極パッド及び第2のゲート電極パッドは、それぞれ前記第1の引き出し配線及び第2の引き出し配線と一体に形成されている。
  8.  請求項1に記載の双方向スイッチは、
     前記第1のオーミック電極と電気的に接続された第1のオーミック電極パッドと、
     前記第2のオーミック電極と電気的に接続された第2のオーミック電極パッドとをさらに備え、
     前記半導体層は、活性領域と該活性領域を囲む高抵抗領域とを有し、
     前記第1のオーミック電極パッド及び第2のオーミック電極パッドの少なくとも一部は、前記活性領域の上に形成されている。
  9.  請求項8に記載の双方向スイッチにおいて、
     前記第1のゲート電極パッド及び第2のゲート電極パッドの少なくとも一部は、前記活性領域の上に形成されている。
  10.  請求項1に記載の双方向スイッチは、
     前記第1のオーミック電極と電気的に接続された第1のオーミック電極パッドと、
     前記第2のオーミック電極と電気的に接続された第2のオーミック電極パッドとをさらに備え、
     前記第2のオーミック電極パッドは、前記半導体層の上に形成され、
     前記第1のオーミック電極パッドは、前記半導体基板の前記半導体層が形成された面とは反対側の面の上に形成されている。
  11.  請求項1に記載の双方向スイッチにおいて、
     前記半導体層は、前記基板側から順次形成された第1の窒化物半導体層及び該第1の窒化物半導体層と比べてバンドギャップが大きい第2の窒化物半導体層とを有している。
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