JPH088441A - デュアルゲート型電界効果トランジスタ - Google Patents
デュアルゲート型電界効果トランジスタInfo
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- JPH088441A JPH088441A JP16477994A JP16477994A JPH088441A JP H088441 A JPH088441 A JP H088441A JP 16477994 A JP16477994 A JP 16477994A JP 16477994 A JP16477994 A JP 16477994A JP H088441 A JPH088441 A JP H088441A
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- gate
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Abstract
(57)【要約】
【目的】 デュアルゲートＦＥＴにおける第２のゲート
電極とドレイン電極との間の静電破壊強度の向上を図
る。 【構成】 デュアルゲートＦＥＴにおいて、第１のゲー
ト電極３は複数の給電点を有するくし型ゲート電極と
し、第２のゲート電極４は交互に反対方向に折れ曲がっ
た形状の単一給電点を有する非くし型ゲート電極とす
る。
電極とドレイン電極との間の静電破壊強度の向上を図
る。 【構成】 デュアルゲートＦＥＴにおいて、第１のゲー
ト電極３は複数の給電点を有するくし型ゲート電極と
し、第２のゲート電極４は交互に反対方向に折れ曲がっ
た形状の単一給電点を有する非くし型ゲート電極とす
る。
Description
【０００１】
【産業上の利用分野】この発明は、デュアルゲート型電
界効果トランジスタに関する。
界効果トランジスタに関する。
【０００２】
【従来の技術】デュアルゲート型電界効果トランジスタ
（以下において「デュアルゲートＦＥＴ」という）にお
いては、通常の単一ゲート電極構造のＦＥＴと同様に、
ゲート幅が長い場合、ゲート抵抗の増大を防ぐため、多
給電点のいわゆるくし型ゲート電極構造を採るのが一般
的である。ここで、特に、デュアルゲートＦＥＴがＧａ
Ａｓ ＦＥＴである場合には、基板に対するゲート電極
の方位によってトランスコンダクタンスｇm などの特性
が異なるため、このくし型ゲート電極のくし歯部は、最
も良好な特性が得られる方位にそろえるのが有利であ
る。
（以下において「デュアルゲートＦＥＴ」という）にお
いては、通常の単一ゲート電極構造のＦＥＴと同様に、
ゲート幅が長い場合、ゲート抵抗の増大を防ぐため、多
給電点のいわゆるくし型ゲート電極構造を採るのが一般
的である。ここで、特に、デュアルゲートＦＥＴがＧａ
Ａｓ ＦＥＴである場合には、基板に対するゲート電極
の方位によってトランスコンダクタンスｇm などの特性
が異なるため、このくし型ゲート電極のくし歯部は、最
も良好な特性が得られる方位にそろえるのが有利であ
る。
【０００３】従来のくし型ゲート電極構造のデュアルゲ
ートＦＥＴの典型的な例を図４および図５に示す。ここ
で、図５は図４のＶ−Ｖ線に沿っての断面を拡大して示
したものである。
ートＦＥＴの典型的な例を図４および図５に示す。ここ
で、図５は図４のＶ−Ｖ線に沿っての断面を拡大して示
したものである。
【０００４】図４および図５に示すように、この従来の
デュアルゲートＦＥＴにおいては、半絶縁性ＧａＡｓ基
板１０１中にｎ型チャネル層１０２が設けられている。
符号１０３は第１のゲート電極、１０４は第２のゲート
電極を示す。ここで、これらの第１のゲート電極１０３
および第２のゲート電極１０４は、いずれもくし型ゲー
ト電極である。そして、これらの第１のゲート電極１０
３および第２のゲート電極１０４は、ｎ型チャネル層１
０２上をチャネル幅方向に平行に延在するそのくし歯部
同士が互いに組み合わさるように配置されている。これ
らの第１のゲート電極１０３および第２のゲート電極１
０４は、ｎ型チャネル層１０２とショットキー接触して
いる。また、これらの第１のゲート電極１０３および第
２のゲート電極１０４のそれぞれの一端には、パッド部
１０３ａ、１０４ａが設けられている。
デュアルゲートＦＥＴにおいては、半絶縁性ＧａＡｓ基
板１０１中にｎ型チャネル層１０２が設けられている。
符号１０３は第１のゲート電極、１０４は第２のゲート
電極を示す。ここで、これらの第１のゲート電極１０３
および第２のゲート電極１０４は、いずれもくし型ゲー
ト電極である。そして、これらの第１のゲート電極１０
３および第２のゲート電極１０４は、ｎ型チャネル層１
０２上をチャネル幅方向に平行に延在するそのくし歯部
同士が互いに組み合わさるように配置されている。これ
らの第１のゲート電極１０３および第２のゲート電極１
０４は、ｎ型チャネル層１０２とショットキー接触して
いる。また、これらの第１のゲート電極１０３および第
２のゲート電極１０４のそれぞれの一端には、パッド部
１０３ａ、１０４ａが設けられている。
【０００５】符号１０５はソース電極、１０６はドレイ
ン電極を示す。この場合、これらのソース電極１０５お
よびドレイン電極１０６も、くし型電極である。そし
て、これらのソース電極１０５およびドレイン電極１０
６は、ｎ型チャネル層１０２上をチャネル幅方向に延在
するそれらのくし歯同士が互いに組み合わさるように配
置されている。これらのソース電極１０５およびドレイ
ン電極１０６は、ｎ型チャネル層１０２とオーミック接
触している。また、これらのソース電極１０５およびド
レイン電極１０６のそれぞれの一端には、パッド部１０
５ａ、１０６ａが設けられている。ここで、第１のゲー
ト電極１０３とソース電極１０５との交差部Ｃ1 ´、Ｃ
2 ´においては、これらの第１のゲート電極１０３およ
びソース電極１０５は層間絶縁膜（図示せず）により互
いに電気的に絶縁されている。同様に、第２のゲート電
極１０４とドレイン電極１０６との交差部Ｃ3 ´、Ｃ4
´においては、これらの第２のゲート電極１０４および
ソース電極１０６は層間絶縁膜（図示せず）により互い
に電気的に絶縁されている。
ン電極を示す。この場合、これらのソース電極１０５お
よびドレイン電極１０６も、くし型電極である。そし
て、これらのソース電極１０５およびドレイン電極１０
６は、ｎ型チャネル層１０２上をチャネル幅方向に延在
するそれらのくし歯同士が互いに組み合わさるように配
置されている。これらのソース電極１０５およびドレイ
ン電極１０６は、ｎ型チャネル層１０２とオーミック接
触している。また、これらのソース電極１０５およびド
レイン電極１０６のそれぞれの一端には、パッド部１０
５ａ、１０６ａが設けられている。ここで、第１のゲー
ト電極１０３とソース電極１０５との交差部Ｃ1 ´、Ｃ
2 ´においては、これらの第１のゲート電極１０３およ
びソース電極１０５は層間絶縁膜（図示せず）により互
いに電気的に絶縁されている。同様に、第２のゲート電
極１０４とドレイン電極１０６との交差部Ｃ3 ´、Ｃ4
´においては、これらの第２のゲート電極１０４および
ソース電極１０６は層間絶縁膜（図示せず）により互い
に電気的に絶縁されている。
【０００６】
【発明が解決しようとする課題】上述の従来のデュアル
ゲートＦＥＴにおいては、第１のゲート電極１０３およ
び第２のゲート電極１０４は、ともにくし型ゲート電極
である結果、必然的に、第１のゲート電極１０３はソー
ス電極１０５と交差し、第２のゲート電極１０４はドレ
イン電極１０６と交差している。
ゲートＦＥＴにおいては、第１のゲート電極１０３およ
び第２のゲート電極１０４は、ともにくし型ゲート電極
である結果、必然的に、第１のゲート電極１０３はソー
ス電極１０５と交差し、第２のゲート電極１０４はドレ
イン電極１０６と交差している。
【０００７】ところで、一般に、ＦＥＴにおいては、ゲ
ート電極とドレイン電極との間に最も高い電圧が印加さ
れる。そして、デュアルゲートＦＥＴにおいては、ドレ
イン電極側に配置される第２のゲート電極とドレイン電
極との間に最も高い電圧が印加されることになる。した
がって、上述の従来のデュアルゲートＦＥＴにおいて
は、第２のゲート電極１０４とドレイン電極１０６との
交差部が最も静電破壊が生じやすい部分になる。特に、
保護ダイオード内蔵型のデュアルゲートＦＥＴにおいて
は、第２のゲート電極とドレイン電極との間に保護ダイ
オードを入れることは特性の劣化をもたらすために困難
であるので、この第２のゲート電極とドレイン電極とが
最も静電破壊強度が低い電極の組み合わせとなる。
ート電極とドレイン電極との間に最も高い電圧が印加さ
れる。そして、デュアルゲートＦＥＴにおいては、ドレ
イン電極側に配置される第２のゲート電極とドレイン電
極との間に最も高い電圧が印加されることになる。した
がって、上述の従来のデュアルゲートＦＥＴにおいて
は、第２のゲート電極１０４とドレイン電極１０６との
交差部が最も静電破壊が生じやすい部分になる。特に、
保護ダイオード内蔵型のデュアルゲートＦＥＴにおいて
は、第２のゲート電極とドレイン電極との間に保護ダイ
オードを入れることは特性の劣化をもたらすために困難
であるので、この第２のゲート電極とドレイン電極とが
最も静電破壊強度が低い電極の組み合わせとなる。
【０００８】したがって、この発明の目的は、第２のゲ
ート電極とドレイン電極との間の静電破壊強度の向上を
図ることができるデュアルゲート型電界効果トランジス
タを提供することにある。
ート電極とドレイン電極との間の静電破壊強度の向上を
図ることができるデュアルゲート型電界効果トランジス
タを提供することにある。
【０００９】この発明の他の目的は、製造に要する時間
の短縮を図ることができるデュアルゲート型電界効果ト
ランジスタを提供することにある。
の短縮を図ることができるデュアルゲート型電界効果ト
ランジスタを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、第１のゲート電極（３）および第２の
ゲート電極（４）を有するデュアルゲート型電界効果ト
ランジスタにおいて、第１のゲート電極（３）が複数の
給電点を有し、かつ第２のゲート電極（４）が単一の給
電点を有することを特徴とするものである。
め、この発明は、第１のゲート電極（３）および第２の
ゲート電極（４）を有するデュアルゲート型電界効果ト
ランジスタにおいて、第１のゲート電極（３）が複数の
給電点を有し、かつ第２のゲート電極（４）が単一の給
電点を有することを特徴とするものである。
【００１１】ここで、給電点とは、ゲート電極のうちゲ
ート電圧が供給される配線部とゲート電極のうちチャネ
ル層上にあって実際にゲート電極として機能する部分と
の接続点を意味する。
ート電圧が供給される配線部とゲート電極のうちチャネ
ル層上にあって実際にゲート電極として機能する部分と
の接続点を意味する。
【００１２】この発明の典型的な一実施形態において
は、第１のゲート電極はくし型ゲート電極であり、上記
第２のゲート電極が非くし型ゲート電極である。ここ
で、このくし型ゲート電極としての第１のゲート電極の
くし歯部は、好適には、基板に対して、最も良好な特性
が得られる方位に延在するように設けられる。また、非
くし型ゲート電極としての第２のゲート電極は、例え
ば、交互に互いに反対方向に折れ曲がった形状を有す
る。
は、第１のゲート電極はくし型ゲート電極であり、上記
第２のゲート電極が非くし型ゲート電極である。ここ
で、このくし型ゲート電極としての第１のゲート電極の
くし歯部は、好適には、基板に対して、最も良好な特性
が得られる方位に延在するように設けられる。また、非
くし型ゲート電極としての第２のゲート電極は、例え
ば、交互に互いに反対方向に折れ曲がった形状を有す
る。
【００１３】この発明において、好適には、少なくとも
第１のゲート電極とソース電極との間に保護ダイオード
が設けられる。この発明の好適な一実施形態において
は、第１のゲート電極および第２のゲート電極とソース
電極との間にそれぞれ保護ダイオードが設けられる。
第１のゲート電極とソース電極との間に保護ダイオード
が設けられる。この発明の好適な一実施形態において
は、第１のゲート電極および第２のゲート電極とソース
電極との間にそれぞれ保護ダイオードが設けられる。
【００１４】この発明において、デュアルゲート型電界
効果トランジスタは、典型的にはＧａＡｓ ＦＥＴ（Ｇ
ａＡｓ ＭＥＳＦＥＴとも呼ばれる）であるが、例えば
高電子移動度トランジスタ（ＨＥＭＴ）などであっても
よい。
効果トランジスタは、典型的にはＧａＡｓ ＦＥＴ（Ｇ
ａＡｓ ＭＥＳＦＥＴとも呼ばれる）であるが、例えば
高電子移動度トランジスタ（ＨＥＭＴ）などであっても
よい。
【００１５】
【作用】上述のように構成されたこの発明によるデュア
ルゲート型電界効果トランジスタによれば、第１のゲー
ト電極が複数の給電点を有し、かつ第２のゲート電極が
単一の給電点を有することから、例えば、第１のゲート
電極をくし型ゲート電極とし、第２のゲート電極を非く
し型ゲート電極、例えば交互に互いに反対方向に折れ曲
がった形状のゲート電極とすることにより、トランジス
タの動作時にそれらの間に最も高い電圧が印加される第
２のゲート電極とドレイン電極とが互いに交差しないよ
うにすることが可能になる。これによって、第２のゲー
ト電極とドレイン電極との間の静電破壊強度の向上を図
ることができる。
ルゲート型電界効果トランジスタによれば、第１のゲー
ト電極が複数の給電点を有し、かつ第２のゲート電極が
単一の給電点を有することから、例えば、第１のゲート
電極をくし型ゲート電極とし、第２のゲート電極を非く
し型ゲート電極、例えば交互に互いに反対方向に折れ曲
がった形状のゲート電極とすることにより、トランジス
タの動作時にそれらの間に最も高い電圧が印加される第
２のゲート電極とドレイン電極とが互いに交差しないよ
うにすることが可能になる。これによって、第２のゲー
ト電極とドレイン電極との間の静電破壊強度の向上を図
ることができる。
【００１６】また、少なくとも第１のゲート電極とソー
ス電極との間に保護ダイオードが設けられる場合には、
第１のゲート電極とソース電極との交差部はこの保護ダ
イオードによって保護されるため、この第１のゲート電
極とソース電極との間の絶縁を行うための層間絶縁膜の
厚さを小さくすることができる。このため、この層間絶
縁膜の形成に要する時間の短縮を図ることができ、その
分だけデュアルゲート型電界効果トランジスタの製造に
要する時間の短縮を図ることができる。
ス電極との間に保護ダイオードが設けられる場合には、
第１のゲート電極とソース電極との交差部はこの保護ダ
イオードによって保護されるため、この第１のゲート電
極とソース電極との間の絶縁を行うための層間絶縁膜の
厚さを小さくすることができる。このため、この層間絶
縁膜の形成に要する時間の短縮を図ることができ、その
分だけデュアルゲート型電界効果トランジスタの製造に
要する時間の短縮を図ることができる。
【００１７】なお、デュアルゲート型電界効果トランジ
スタを一般の増幅用に用いる場合、その第２のゲート電
極は利得制御（ゲインコントロール）用にのみ用いられ
るので、この第２のゲート電極のゲート抵抗はトランジ
スタの性能（高周波の雑音指数など）には影響せず、し
たがってこの第２のゲート電極をくし型ゲート電極とし
なくても実用上問題は生じない。
スタを一般の増幅用に用いる場合、その第２のゲート電
極は利得制御（ゲインコントロール）用にのみ用いられ
るので、この第２のゲート電極のゲート抵抗はトランジ
スタの性能（高周波の雑音指数など）には影響せず、し
たがってこの第２のゲート電極をくし型ゲート電極とし
なくても実用上問題は生じない。
【００１８】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
【００１９】図１および図２はこの発明の第１実施例に
よるデュアルゲートＦＥＴを示す。ここで、図２は図１
のＩＩ−ＩＩ線に沿っての断面図である。
よるデュアルゲートＦＥＴを示す。ここで、図２は図１
のＩＩ−ＩＩ線に沿っての断面図である。
【００２０】図１および図２に示すように、この第１実
施例によるデュアルゲートＦＥＴにおいては、半絶縁性
ＧａＡｓ基板１中にｎ型チャネル層２が設けられてい
る。符号３は第１のゲート電極、４は第２のゲート電極
を示す。この場合、第１のゲート電極３は、上述の従来
のデュアルゲートＦＥＴと同様に、多給電点のくし型ゲ
ート電極であり、チャネル長方向に延在する配線部か
ら、ｎ型チャネル層２上をチャネル長方向に延在するく
し歯部が分岐している。これに対して、第２のゲート電
極４は、上述の従来のデュアルゲートＦＥＴと異なって
非くし型ゲート電極であり、この場合には、交互に互い
に反対方向（チャネル幅方向）に折れ曲がった形状の単
一給電点のゲート電極である。これらの第１のゲート電
極３および第２のゲート電極４は、ｎ型チャネル層２と
ショットキー接触している。また、上述の従来のデュア
ルゲートＦＥＴと同様に、これらの第１のゲート電極３
および第２のゲート電極４のそれぞれの一端には、パッ
ド部３ａ、４ａが設けられている。
施例によるデュアルゲートＦＥＴにおいては、半絶縁性
ＧａＡｓ基板１中にｎ型チャネル層２が設けられてい
る。符号３は第１のゲート電極、４は第２のゲート電極
を示す。この場合、第１のゲート電極３は、上述の従来
のデュアルゲートＦＥＴと同様に、多給電点のくし型ゲ
ート電極であり、チャネル長方向に延在する配線部か
ら、ｎ型チャネル層２上をチャネル長方向に延在するく
し歯部が分岐している。これに対して、第２のゲート電
極４は、上述の従来のデュアルゲートＦＥＴと異なって
非くし型ゲート電極であり、この場合には、交互に互い
に反対方向（チャネル幅方向）に折れ曲がった形状の単
一給電点のゲート電極である。これらの第１のゲート電
極３および第２のゲート電極４は、ｎ型チャネル層２と
ショットキー接触している。また、上述の従来のデュア
ルゲートＦＥＴと同様に、これらの第１のゲート電極３
および第２のゲート電極４のそれぞれの一端には、パッ
ド部３ａ、４ａが設けられている。
【００２１】符号５はソース電極、６はドレイン電極を
示す。これらのソース電極５およびドレイン電極６は、
上述の従来のデュアルゲートＦＥＴと同様に、くし型電
極であり、ｎ型チャネル層２上をチャネル幅方向に延在
するそのくし歯同士が互いに組み合わさるように配置さ
れている。これらのソース電極５およびドレイン電極６
は、ｎ型チャネル層２とオーミック接触している。ま
た、これらのソース電極５およびドレイン電極６のそれ
ぞれの一端には、パッド部５ａ、６ａが設けられてい
る。
示す。これらのソース電極５およびドレイン電極６は、
上述の従来のデュアルゲートＦＥＴと同様に、くし型電
極であり、ｎ型チャネル層２上をチャネル幅方向に延在
するそのくし歯同士が互いに組み合わさるように配置さ
れている。これらのソース電極５およびドレイン電極６
は、ｎ型チャネル層２とオーミック接触している。ま
た、これらのソース電極５およびドレイン電極６のそれ
ぞれの一端には、パッド部５ａ、６ａが設けられてい
る。
【００２２】この場合、第１のゲート電極３とソース電
極５との交差部Ｃ1 、Ｃ2 においては、これらの第１の
ゲート電極３およびソース電極５は、例えばＳｉＯ2 膜
やＳｉＮ膜などから成る層間絶縁膜（図示せず）により
互いに電気的に絶縁されている。ここで注意すべきこと
は、この第１実施例においては、第２のゲート電極４が
上述のように交互に反対方向に折れ曲がった形状を有す
る単一給電点のゲート電極であることにより、この第２
のゲート電極４とドレイン電極６とは互いに交差してい
ないことである。したがって、上述の従来のデュアルゲ
ートＦＥＴにおいて第２のゲート電極とドレイン電極と
の間に設ける必要のあった層間絶縁膜は不要となる。
極５との交差部Ｃ1 、Ｃ2 においては、これらの第１の
ゲート電極３およびソース電極５は、例えばＳｉＯ2 膜
やＳｉＮ膜などから成る層間絶縁膜（図示せず）により
互いに電気的に絶縁されている。ここで注意すべきこと
は、この第１実施例においては、第２のゲート電極４が
上述のように交互に反対方向に折れ曲がった形状を有す
る単一給電点のゲート電極であることにより、この第２
のゲート電極４とドレイン電極６とは互いに交差してい
ないことである。したがって、上述の従来のデュアルゲ
ートＦＥＴにおいて第２のゲート電極とドレイン電極と
の間に設ける必要のあった層間絶縁膜は不要となる。
【００２３】以上のように、この第１実施例によれば、
第２のゲート電極４は、くし型ゲート電極ではなく、交
互に反対方向に折れ曲がった形状の単一給電点のゲート
電極であり、ＦＥＴの動作時にそれらの間に最も高い電
圧が印加されるこの第２ゲート電極４とドレイン電極６
とが互いに交差していないので、上述の従来のデュアル
ゲートＦＥＴに比べて、この第２ゲート電極４とドレイ
ン電極６との間の静電破壊強度の向上を図ることができ
る。
第２のゲート電極４は、くし型ゲート電極ではなく、交
互に反対方向に折れ曲がった形状の単一給電点のゲート
電極であり、ＦＥＴの動作時にそれらの間に最も高い電
圧が印加されるこの第２ゲート電極４とドレイン電極６
とが互いに交差していないので、上述の従来のデュアル
ゲートＦＥＴに比べて、この第２ゲート電極４とドレイ
ン電極６との間の静電破壊強度の向上を図ることができ
る。
【００２４】図３はこの発明の第２実施例によるデュア
ルゲートＦＥＴを示す。この第２実施例によるデュアル
ゲートＦＥＴは保護ダイオード内蔵型である。
ルゲートＦＥＴを示す。この第２実施例によるデュアル
ゲートＦＥＴは保護ダイオード内蔵型である。
【００２５】図３に示すように、この第２実施例による
デュアルゲートＦＥＴにおいては、第１のゲート電極３
のパッド部３ａの一辺の近傍にｎ型領域７、ｐ型領域８
およびｎ型領域９が順次隣接して設けられ、ｐ型領域８
およびｎ型領域７により一つのｐｎ接合ダイオードが構
成され、ｐ型領域８およびｎ型領域９によりこのｐｎ接
合ダイオードと逆方向のもう一つのｐｎ接合ダイオード
が構成されている。そして、ｎ型領域７に第１のゲート
電極３のパッド部３ａがオーミック接触し、ｎ型領域９
にはソース電極５の上端からの一つの分岐部５ｂの一端
がオーミック接触している。同様に、第２のゲート電極
４のパッド部４ａの一辺の近傍にｎ型領域１０、ｐ型領
域１１およびｎ型領域１２が順次隣接して設けられ、ｐ
型領域１１およびｎ型領域１０により一つのｐｎ接合ダ
イオードが構成され、ｐ型領域１１およびｎ型領域１２
によりこのｐｎ接合ダイオードと逆方向のもう一つのｐ
ｎ接合ダイオードが構成されている。そして、ｎ型領域
１０に第２のゲート電極４のパッド部４ａがオーミック
接触し、ｎ型領域１２にはソース電極５の上端からのも
う一つの分岐部５ｃの一端がオーミック接触している。
デュアルゲートＦＥＴにおいては、第１のゲート電極３
のパッド部３ａの一辺の近傍にｎ型領域７、ｐ型領域８
およびｎ型領域９が順次隣接して設けられ、ｐ型領域８
およびｎ型領域７により一つのｐｎ接合ダイオードが構
成され、ｐ型領域８およびｎ型領域９によりこのｐｎ接
合ダイオードと逆方向のもう一つのｐｎ接合ダイオード
が構成されている。そして、ｎ型領域７に第１のゲート
電極３のパッド部３ａがオーミック接触し、ｎ型領域９
にはソース電極５の上端からの一つの分岐部５ｂの一端
がオーミック接触している。同様に、第２のゲート電極
４のパッド部４ａの一辺の近傍にｎ型領域１０、ｐ型領
域１１およびｎ型領域１２が順次隣接して設けられ、ｐ
型領域１１およびｎ型領域１０により一つのｐｎ接合ダ
イオードが構成され、ｐ型領域１１およびｎ型領域１２
によりこのｐｎ接合ダイオードと逆方向のもう一つのｐ
ｎ接合ダイオードが構成されている。そして、ｎ型領域
１０に第２のゲート電極４のパッド部４ａがオーミック
接触し、ｎ型領域１２にはソース電極５の上端からのも
う一つの分岐部５ｃの一端がオーミック接触している。
【００２６】この第２実施例によるデュアルゲートＦＥ
Ｔの上記以外の構成は、第１実施例によるデュアルゲー
トＦＥＴと同様であるので、説明を省略する。
Ｔの上記以外の構成は、第１実施例によるデュアルゲー
トＦＥＴと同様であるので、説明を省略する。
【００２７】この第２実施例によれば、第１実施例と同
様に第２のゲート電極４が交互に反対方向に折れ曲がっ
た形状の単一給電点のゲート電極であることにより第２
のゲート電極４とドレイン電極６との間の静電破壊強度
の向上を図ることができるという利点に加えて、次のよ
うな利点がある。すなわち、互いに交差している第１の
ゲート電極３とソース電極５との間には保護ダイオード
が接続されていてこの保護ダイオードによりこの第１の
ゲート電極３とソース電極５との間は双方向の過電圧に
対して保護されるため、その分だけ、この第１のゲート
電極３とソース電極５との間の絶縁を行うための層間絶
縁膜の厚さを小さくすることができる。したがって、こ
の層間絶縁膜の形成に要する時間の短縮を図ることがで
き、その分だけデュアルゲートＦＥＴの製造に要する時
間の短縮を図ることができる。
様に第２のゲート電極４が交互に反対方向に折れ曲がっ
た形状の単一給電点のゲート電極であることにより第２
のゲート電極４とドレイン電極６との間の静電破壊強度
の向上を図ることができるという利点に加えて、次のよ
うな利点がある。すなわち、互いに交差している第１の
ゲート電極３とソース電極５との間には保護ダイオード
が接続されていてこの保護ダイオードによりこの第１の
ゲート電極３とソース電極５との間は双方向の過電圧に
対して保護されるため、その分だけ、この第１のゲート
電極３とソース電極５との間の絶縁を行うための層間絶
縁膜の厚さを小さくすることができる。したがって、こ
の層間絶縁膜の形成に要する時間の短縮を図ることがで
き、その分だけデュアルゲートＦＥＴの製造に要する時
間の短縮を図ることができる。
【００２８】以上、この発明の実施例について具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。
【００２９】例えば、上述の第２実施例において、ｎ型
領域７、ｐ型領域８、ｎ型領域９、ｎ型領域１０、ｐ型
領域１１およびｎ型領域１２の導電型を反転させたもの
を用いてもよい。
領域７、ｐ型領域８、ｎ型領域９、ｎ型領域１０、ｐ型
領域１１およびｎ型領域１２の導電型を反転させたもの
を用いてもよい。
【００３０】
【発明の効果】以上述べたように、この発明によれば、
第１のゲート電極が複数の給電点を有し、かつ第２のゲ
ート電極が単一の給電点を有することにより、第２のゲ
ート電極とドレイン電極との間の静電破壊強度の向上を
図ることができる。また、少なくとも第１のゲート電極
とソース電極との間に保護ダイオードが設けられている
ことにより、デュアルゲート型電界効果トランジスタの
製造に要する時間の短縮を図ることができる。
第１のゲート電極が複数の給電点を有し、かつ第２のゲ
ート電極が単一の給電点を有することにより、第２のゲ
ート電極とドレイン電極との間の静電破壊強度の向上を
図ることができる。また、少なくとも第１のゲート電極
とソース電極との間に保護ダイオードが設けられている
ことにより、デュアルゲート型電界効果トランジスタの
製造に要する時間の短縮を図ることができる。
【図１】この発明の第１実施例によるデュアルゲートＦ
ＥＴの平面図である。
ＥＴの平面図である。
【図２】図１のＩＩ−ＩＩ線に沿っての拡大断面図であ
る。
る。
【図３】この発明の第２実施例によるデュアルゲートＦ
ＥＴの平面図である。
ＥＴの平面図である。
【図４】従来のデュアルゲートＦＥＴの平面図である。
【図５】図４のＶ−Ｖ線に沿っての拡大断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型チャネル層 ３ 第１のゲート電極 ４ 第２のゲート電極 ５ ソース電極 ６ ドレイン電極 ７、９、１０、１２ ｎ型領域 ８、１１ ｐ型領域
Claims (6)
- 【請求項１】 第１のゲート電極および第２のゲート電
極を有するデュアルゲート型電界効果トランジスタにお
いて、 上記第１のゲート電極が複数の給電点を有し、かつ上記
第２のゲート電極が単一の給電点を有することを特徴と
するデュアルゲート型電界効果トランジスタ。 - 【請求項２】 上記第１のゲート電極はくし型ゲート電
極であり、上記第２のゲート電極は非くし型ゲート電極
であることを特徴とする請求項１記載のデュアルゲート
型電界効果トランジスタ。 - 【請求項３】 上記第２のゲート電極は交互に反対方向
に折れ曲がった形状を有することを特徴とする請求項２
記載のデュアルゲート型電界効果トランジスタ。 - 【請求項４】 少なくとも上記第１のゲート電極とソー
ス電極との間に保護ダイオードが設けられていることを
特徴とする請求項１、２または３記載のデュアルゲート
型電界効果トランジスタ。 - 【請求項５】 上記第１のゲート電極および上記第２の
ゲート電極とソース電極との間にそれぞれ保護ダイオー
ドが設けられていることを特徴とする請求項１、２また
は３記載のデュアルゲート型電界効果トランジスタ。 - 【請求項６】 上記デュアルゲート型電界効果トランジ
スタはＧａＡｓ ＦＥＴであることを特徴とする請求項
１、２、３、４または５記載のデュアルゲート型電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477994A JPH088441A (ja) | 1994-06-23 | 1994-06-23 | デュアルゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477994A JPH088441A (ja) | 1994-06-23 | 1994-06-23 | デュアルゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088441A true JPH088441A (ja) | 1996-01-12 |
Family
ID=15799790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16477994A Pending JPH088441A (ja) | 1994-06-23 | 1994-06-23 | デュアルゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088441A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6183922B1 (en) | 1998-07-31 | 2001-02-06 | Canon Kabushiki Kaisha | Electrophotographic photosensitive member, process cartridge, and electrophotographic apparatus |
| WO2001050533A1 (en) * | 2000-01-04 | 2001-07-12 | Sarnoff Corporation | Apparatus for current ballasting esd sensitive devices |
| US7385233B2 (en) | 2004-09-17 | 2008-06-10 | Oki Electric Industry Co., Ltd. | Gate array integrated circuit including a unit cell basic layer having gate terminal regions allowing two contact pads to be disposed laterally |
| WO2010047016A1 (ja) * | 2008-10-21 | 2010-04-29 | パナソニック株式会社 | 双方向スイッチ |
| JP2012064900A (ja) * | 2010-09-17 | 2012-03-29 | Panasonic Corp | 半導体装置 |
| US8748995B2 (en) | 2010-07-12 | 2014-06-10 | Panasonic Corporation | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect |
| US11056584B2 (en) | 2017-06-26 | 2021-07-06 | Denso Corporation | Semiconductor device |
-
1994
- 1994-06-23 JP JP16477994A patent/JPH088441A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6183922B1 (en) | 1998-07-31 | 2001-02-06 | Canon Kabushiki Kaisha | Electrophotographic photosensitive member, process cartridge, and electrophotographic apparatus |
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| US8344463B2 (en) | 2008-10-21 | 2013-01-01 | Panasonic Corporation | Bidirectional switch |
| US8569843B2 (en) | 2008-10-21 | 2013-10-29 | Panasonic Corporation | Semiconductor device |
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| JP2012064900A (ja) * | 2010-09-17 | 2012-03-29 | Panasonic Corp | 半導体装置 |
| US11056584B2 (en) | 2017-06-26 | 2021-07-06 | Denso Corporation | Semiconductor device |
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