JPS61234569A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61234569A JPS61234569A JP7767785A JP7767785A JPS61234569A JP S61234569 A JPS61234569 A JP S61234569A JP 7767785 A JP7767785 A JP 7767785A JP 7767785 A JP7767785 A JP 7767785A JP S61234569 A JPS61234569 A JP S61234569A
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- 239000012535 impurity Substances 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
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- 230000008018 melting Effects 0.000 claims description 2
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- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000003870 refractory metal Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタに関し、特にペテロ接
合面に形成される２次元電子雲層を、チ □ャネル領域
として用いる電界効果トランジスタの改良に係るもので
ある。
合面に形成される２次元電子雲層を、チ □ャネル領域
として用いる電界効果トランジスタの改良に係るもので
ある。
従来例によるこの種の電界効果トランジスタの構成を第
２図に示しである。すなわち、この第２図において、符
号１は半絶縁性ＧａＡｓ基板、２はこの半絶縁性ＧａＡ
ｓ基板ｌ上に形成されるノンドープＧａＡｓ層（第１の
半導体層）、３はにこのノンドープＧａＡｓ層２上に形
成されるｎ型Ａ見−〇ａＡ＋層（第２の半導体層）であ
り、これらのノンドープＧａＡｓ層２とｎ型Ａ文−Ｇａ
Ａｓ層３とはへテロ接合を形成していて、その接合面に
２次元電子雲層４が形成されている。また５は前記ｎ型
ＡｆＬ−ＧａＡｓ層３上に形成されるｎ型ＧａＡｓ層、
６および７はこのｎ型ＧａＡｓ層５上のソース電極およ
びドレイン電極、８は前記ｎ型ＡｆＬ−ＧａＡｓ層ａ上
のゲート電極であって、こ−では前記２次元電子雲層４
がチャネル領域となっている。
２図に示しである。すなわち、この第２図において、符
号１は半絶縁性ＧａＡｓ基板、２はこの半絶縁性ＧａＡ
ｓ基板ｌ上に形成されるノンドープＧａＡｓ層（第１の
半導体層）、３はにこのノンドープＧａＡｓ層２上に形
成されるｎ型Ａ見−〇ａＡ＋層（第２の半導体層）であ
り、これらのノンドープＧａＡｓ層２とｎ型Ａ文−Ｇａ
Ａｓ層３とはへテロ接合を形成していて、その接合面に
２次元電子雲層４が形成されている。また５は前記ｎ型
ＡｆＬ−ＧａＡｓ層３上に形成されるｎ型ＧａＡｓ層、
６および７はこのｎ型ＧａＡｓ層５上のソース電極およ
びドレイン電極、８は前記ｎ型ＡｆＬ−ＧａＡｓ層ａ上
のゲート電極であって、こ−では前記２次元電子雲層４
がチャネル領域となっている。
しかしながら、前記従来例による素子構成においては、
２次元電子雲層がこの電界効果トランジスタのチャネル
領域となっているために、同チャネル領域と、ソース電
極およびドレイン電極との間に良好なオーミック接合を
形成することが困難であって、チャネル領域とソース電
極、ドレイン電極間に接触抵抗を生じ、またアライメン
ト上の制約により、ソース、ゲート間およびドレイン。
２次元電子雲層がこの電界効果トランジスタのチャネル
領域となっているために、同チャネル領域と、ソース電
極およびドレイン電極との間に良好なオーミック接合を
形成することが困難であって、チャネル領域とソース電
極、ドレイン電極間に接触抵抗を生じ、またアライメン
ト上の制約により、ソース、ゲート間およびドレイン。
ゲート間に寄生抵抗を生じて、この素子の高速性が阻害
されるなどの問題点があった。
されるなどの問題点があった。
この発明は従来例構成でのこのような欠点を改善しよう
とするもので、２次元電子雲層からなるチャネル領域と
、ソース電極およびドレイン電極との間に、良好なオー
ミック接合を形成させると共に、ソース、ゲート間およ
びドレイン、ゲート間の寄生抵抗を減少し得る電界効果
トランジスタの提供を目的とする。
とするもので、２次元電子雲層からなるチャネル領域と
、ソース電極およびドレイン電極との間に、良好なオー
ミック接合を形成させると共に、ソース、ゲート間およ
びドレイン、ゲート間の寄生抵抗を減少し得る電界効果
トランジスタの提供を目的とする。
前記目的を達成するために、この発明に係る電界効果ト
ランジスタは、ノンドープＧａＡｓ層内にあって、ｎ”
ＧａＡｓ層からなるソース領域およびドレイン領域を選
択的に形成させ、これらのソース領域およびドレイン領
域を、２次元電子雲層によるチャネル領域の側部に接す
るようにさせると共に、２次元電子雲層によるチャネル
領域長よりもゲート長を長くさせて、ゲート電極の端部
がソース領域、およびドレイン領域の一部に跨って位置
するように対応して配置させたものである。
ランジスタは、ノンドープＧａＡｓ層内にあって、ｎ”
ＧａＡｓ層からなるソース領域およびドレイン領域を選
択的に形成させ、これらのソース領域およびドレイン領
域を、２次元電子雲層によるチャネル領域の側部に接す
るようにさせると共に、２次元電子雲層によるチャネル
領域長よりもゲート長を長くさせて、ゲート電極の端部
がソース領域、およびドレイン領域の一部に跨って位置
するように対応して配置させたものである。
従って、この発明の場合、ｎ”ＧａＡｓ層からなるソー
ス領域およびドレイン領域は、２次元電子雲層によるチ
ャネル領域の側部に接して形成されるために、このチャ
ネル領域に対して良好にオーミック接合されることにな
り、またｎ”ＧａＡｓ層が低抵抗であって、しかもこの
ｎ”ＧａＡｓ層からなるソース領域およびドレイン領域
が、ゲート電極の端部対応位置まで延びているために、
ソース、ゲート間およびドレイン、ゲート間の寄生抵抗
を減少し得るのである。
ス領域およびドレイン領域は、２次元電子雲層によるチ
ャネル領域の側部に接して形成されるために、このチャ
ネル領域に対して良好にオーミック接合されることにな
り、またｎ”ＧａＡｓ層が低抵抗であって、しかもこの
ｎ”ＧａＡｓ層からなるソース領域およびドレイン領域
が、ゲート電極の端部対応位置まで延びているために、
ソース、ゲート間およびドレイン、ゲート間の寄生抵抗
を減少し得るのである。
以下、この発明に係る電界効果トランジスタの一実施例
につき、第１図を参照して詳細に説明する。
につき、第１図を参照して詳細に説明する。
第１図はこの実施例を適用した電界効果トランジスタの
概要構成を示す断面図であり、この第１図実施例におい
て、前記第２図従来例と同一符号は同一または相当部分
を示している。
概要構成を示す断面図であり、この第１図実施例におい
て、前記第２図従来例と同一符号は同一または相当部分
を示している。
この実施例においては、前記ノンドープＧａＡｓ層２内
にあって、それぞれ高濃度不純物層、こ−ではｎ”Ｇａ
Ａｓ層からなるソース領域３およびドレイン領域１０を
、前記ゲート電極８の端部対応位置まで延びるようにし
て選択的に形成させ、かつこれらのソース領域８および
ドレイン領域１０に、前記各Ｎ３．５を通してソース電
極６およびドレイン電極７を接続させると共に、これら
の各領域８．１０を前記２次元電子雲層４によるチャネ
ル領域の側部に接するようにさせたものである。
にあって、それぞれ高濃度不純物層、こ−ではｎ”Ｇａ
Ａｓ層からなるソース領域３およびドレイン領域１０を
、前記ゲート電極８の端部対応位置まで延びるようにし
て選択的に形成させ、かつこれらのソース領域８および
ドレイン領域１０に、前記各Ｎ３．５を通してソース電
極６およびドレイン電極７を接続させると共に、これら
の各領域８．１０を前記２次元電子雲層４によるチャネ
ル領域の側部に接するようにさせたものである。
従って、この実施例構成では、ノンドープＧａＡｓ層２
内にあって、ｎ”ＧａＡｓｊｉ：からなるソース領域８
およびドレイン領域１０を、２次元電子雲層４によるチ
ャネル領域の側部に接するようにして形成させであるた
めに、これらのソース、ドレインの各領域８．ｌＯが、
同チャネル領域に対して良好にオーミック接合されて、
その相互間の接触抵抗を低減でき、またソース領域９お
よびドレイン領域１０が低抵抗で、しかもゲート電極８
の端部対応位置まで延びているために、ソース、ゲート
間およびドレイン、ゲート間の寄生抵抗を減少し得るの
である。
内にあって、ｎ”ＧａＡｓｊｉ：からなるソース領域８
およびドレイン領域１０を、２次元電子雲層４によるチ
ャネル領域の側部に接するようにして形成させであるた
めに、これらのソース、ドレインの各領域８．ｌＯが、
同チャネル領域に対して良好にオーミック接合されて、
その相互間の接触抵抗を低減でき、またソース領域９お
よびドレイン領域１０が低抵抗で、しかもゲート電極８
の端部対応位置まで延びているために、ソース、ゲート
間およびドレイン、ゲート間の寄生抵抗を減少し得るの
である。
なお、前記実施例構成において、ゲート電極の金属とし
ては、通常の半導体素子でのように、ＡｕあるいはＡｎ
を用いてよいことは勿論であるが、その他にもＴｉ、Ｗ
、Ｎｏなどの高融点金属、あるいはそのシリサイド、も
しくは必要に応じて金属以外のＧａＡｓ 、Ａ ｌ −
ＧａＡｓなどの半導体薄膜などをも用いることができ、
また前記ｎ型Ａｌ１−ＧａＡｓ層３上のｎ型ＧａＡｓ層
５は省略しても差支えない、さらにゲート電極およびソ
ース領域、ドレイン領域相互間のオーバーラツプ部は、
アライメント技術上、許容される範囲で小さくするのが
よいことは勿論である。
ては、通常の半導体素子でのように、ＡｕあるいはＡｎ
を用いてよいことは勿論であるが、その他にもＴｉ、Ｗ
、Ｎｏなどの高融点金属、あるいはそのシリサイド、も
しくは必要に応じて金属以外のＧａＡｓ 、Ａ ｌ −
ＧａＡｓなどの半導体薄膜などをも用いることができ、
また前記ｎ型Ａｌ１−ＧａＡｓ層３上のｎ型ＧａＡｓ層
５は省略しても差支えない、さらにゲート電極およびソ
ース領域、ドレイン領域相互間のオーバーラツプ部は、
アライメント技術上、許容される範囲で小さくするのが
よいことは勿論である。
以上詳述したようにこの発明によれば、ノンドープＧａ
Ａｓ層（第１の半導体層）とｎ型Ａｎ −ＧａＡｓ層（
第２の半導体層）との間に、２次元電子雲層によるチャ
ネル領域を形成した構成にあって、ノンドープＧａＡｓ
層内にｎ”ＧａＡｓ層（高濃度不純物Ｎ）からなるソー
ス領域およびドレイン領域を、チャネル領域の側部に接
するようにして形成させたから、これらのソース領域と
チャネル領域、およびドレイン領域とチャネル領域間が
、それぞれに良好にオーミック接合されて、これら相互
間の接触抵抗を可及的に低減でき、またソース領域およ
びドレイン領域をゲート電極の端部対応位置まで延ばし
であるので、ソース、ゲート間およびドレイン、ゲート
間の寄生抵抗を減少できて、この種の電界効果トランジ
スタの特性、特に高速性を格段に向上させ得るものであ
る。
Ａｓ層（第１の半導体層）とｎ型Ａｎ −ＧａＡｓ層（
第２の半導体層）との間に、２次元電子雲層によるチャ
ネル領域を形成した構成にあって、ノンドープＧａＡｓ
層内にｎ”ＧａＡｓ層（高濃度不純物Ｎ）からなるソー
ス領域およびドレイン領域を、チャネル領域の側部に接
するようにして形成させたから、これらのソース領域と
チャネル領域、およびドレイン領域とチャネル領域間が
、それぞれに良好にオーミック接合されて、これら相互
間の接触抵抗を可及的に低減でき、またソース領域およ
びドレイン領域をゲート電極の端部対応位置まで延ばし
であるので、ソース、ゲート間およびドレイン、ゲート
間の寄生抵抗を減少できて、この種の電界効果トランジ
スタの特性、特に高速性を格段に向上させ得るものであ
る。
第１図はこの発明に係る電界効果トランジスタの一実施
例による概要構成を示す断面図であり、また第２図は同
上従来例による電界効果トランジスタの概要構成を示す
断面図である。 １・・・・半絶縁性のＧａＡｓ基板、２・・・・ノンド
ープＧａＡｓ層（第１半導体層） 、 ３ ・・・・ｎ
型ＡｆＬ−ＧａＡｓ層（第２半導体層）、４・・・・２
次元電子雲層、５・・・・ｎ型ＧａＡｓ層、６．７・・
・・ソース電極、ドレイン電極（高濃度不純物層）、８
・・・・ゲート電極、９・・・・ソース領域、ＬＯ・・
・・ドレイン領域。
例による概要構成を示す断面図であり、また第２図は同
上従来例による電界効果トランジスタの概要構成を示す
断面図である。 １・・・・半絶縁性のＧａＡｓ基板、２・・・・ノンド
ープＧａＡｓ層（第１半導体層） 、 ３ ・・・・ｎ
型ＡｆＬ−ＧａＡｓ層（第２半導体層）、４・・・・２
次元電子雲層、５・・・・ｎ型ＧａＡｓ層、６．７・・
・・ソース電極、ドレイン電極（高濃度不純物層）、８
・・・・ゲート電極、９・・・・ソース領域、ＬＯ・・
・・ドレイン領域。
Claims (4)
- （１）少なくとも、基板上に形成された第１の半導体層
、およびこの第１の半導体層上に形成された第２の半導
体層と、この第２の半導体層上に形成されたゲート電極
と、前記第１の半導体層内に選択的に形成された高濃度
不純物領域によるソース領域、およびドレイン領域と、
前記第１、第２の各半導体層の接合面に形成される２次
元電子雲層によるチャネル領域とを備え、前記ゲート電
極の端部が、前記ソース領域、およびドレイン領域の少
なくとも一部に跨るように対応して配置させたことを特
徴とする電界効果トランジスタ。 - （２）ゲート電極が高融点金属である特許請求の範囲第
１項記載の電界効果トランジスタ。 - （３）ゲート電極が高融点金属のシリサイドである特許
請求の範囲第１項記載の電界効果トランジスタ。 - （４）ゲート電極が半導体である特許請求の範囲第１項
記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7767785A JPS61234569A (ja) | 1985-04-10 | 1985-04-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7767785A JPS61234569A (ja) | 1985-04-10 | 1985-04-10 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234569A true JPS61234569A (ja) | 1986-10-18 |
Family
ID=13640516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7767785A Pending JPS61234569A (ja) | 1985-04-10 | 1985-04-10 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071607A1 (fr) * | 2002-02-21 | 2003-08-28 | The Furukawa Electric Co., Ltd. | Transistor a effet de champ gan |
| US10192986B1 (en) | 2012-05-23 | 2019-01-29 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
| US10700201B2 (en) | 2012-05-23 | 2020-06-30 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
-
1985
- 1985-04-10 JP JP7767785A patent/JPS61234569A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071607A1 (fr) * | 2002-02-21 | 2003-08-28 | The Furukawa Electric Co., Ltd. | Transistor a effet de champ gan |
| US7038253B2 (en) | 2002-02-21 | 2006-05-02 | The Furukawa Electric Co., Ltd. | GaN-based field effect transistor of a normally-off type |
| US10192986B1 (en) | 2012-05-23 | 2019-01-29 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
| US10700201B2 (en) | 2012-05-23 | 2020-06-30 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
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