JPH02135742A - ヘテロ接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置に係わり、特に化合物半導体を用い
たヘテロ接合型電界効果トランジスタの構造に関する。

（従来の技術） ＩｎＰは現在マイクロ波半導体素子材料の主流を占めて
いるＧａＡｓに比べて、電子飽和速度が大きく。

また、熱伝導度が大きい等の特性を有するため、電力用
マイクロ波素子としてＧａＡｓを上回る高周波動作が期
待されている。ところでＩｎＰでは、ＧａＡｓのように
、逆方向リーク電流の小さい良好なショットキ接合を形
成することが困難なため、金属／絶縁膜／半導体構造を
ゲートとする絶縁ゲート型電界効果トランジスタ（以下
ＭＩＳ　ＦＥＴと略す）を中心に開発されてきた。しか
しながら、長年の努力にもかかわらず、通常の方法で形
成された５ｉｎ２をゲート絶縁膜として用いたＩｎＰ　
ＭＩＳ　ＦＥＴではドレイン電流が時間と共に変動する
という深刻な問題を有し、また界面準位の影響によりデ
イブレジョンモードで良好な特性を得ることが困難であ
り、現在まで実用化されていない。

ところが、近年これらの問題を改善する新規なゲート構
造を有するヘテロ接合型ゲートＩｎＰ　ＭＩＳＦＥＴが
開発され注目されている。このＭＩＳ　ＦＥＴはゲート
絶縁膜を分子線エピタキシャル成長させたアンドープＡ
ｌＧａＡｓとするもので、デイブレジョンモードで良好
かつ安定な特性を有する。

第３図にこのヘテロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴの断
面構造図を示す。第３図に示されるように、半絶縁性Ｉ
ｎＰ基扱基板１上に順次積層して高純度のＩｎＰバッフ
ァ層１０２、ｎ型ＩｎＰチャンネル層１０３が気相成長
法を用いて形成されている。１０４は不純物を含まない
半絶縁性ＡｌＧａＡｓ膜で、この膜は分子線エピタキシ
ャル成長法を用いて形成される。１０５．１０６はそれ
ぞれ前記ｎ型ＩｎＰチャンネル層１０３にオーミック接
触するソース電極、ドレイン電極である。

１０７はゲート電極で半絶縁性ＡｌＧａＡｓ膜１０４を
介してｎ型ＩｎＰチャンネル層１０３上に設けられ、前
記半絶縁性ＡｌＧａＡｓ膜１０４とともにＩｎＰ、Ｏｙ
　’ｌＪ　１０８で被覆されている。そして、ソース電
極１０５及びドレイン電極１０６間を流れる電流を制御
する。

本構造のヘテロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴは既に述
べたように、非常に安定した特性を示し、従来のＩｎＰ
　ＭＩＳ　ＦＥＴに見られた電流ドリフト等も見られな
い。しかしながら、本構造のヘテロ接合型ＩｎＰＭＩＳ
　ＦＥＴでは、その静特性において、いわゆる「上詰ま
り現象」と呼ばれている欠点があった。このｒ上詰まり
現象」というのは、第４図に示すように。

静特性においてゲート電圧を浅く、すなわち、Ｏｙ近く
あるいは１■〜２ｖといった正の値にしたときに相互コ
ンダクタンスが小さくなることをいっている。（この図
においては線の間隔が上の方はど狭まっているのに対応
している。）この「上詰まり現象」はマイクロ波用電力
素子にとって致命的である。すなわち、電力素子にとっ
てはいかに大きな電流が流せるかが、いかに大きな電圧
が印加できるかということと共に重要であり、これらが
最大出力を決定する。従って、ゲート電圧を正にしても
電流が少ししか増えない「上詰まり現象」は好ましくな
い。一般に、ＩｎＰ　ＭＩＳ　ＦＥＴの利点の一つが、
ゲート電圧を正方向に大きくすることが可能で大電流化
を実現しやすいという点であることを考えれば、ｒ上詰
まり現象」がいかに大きな欠点であるか理解できよう。

さらにｒ上詰まり」があると、マイクロ波電力用ＦＥＴ
の重要な基本性能である入出力特性の線形性を損なう結
果となる。事実、我々の試作したヘテロ接合型ＩｎＰ　
ＭＩＳ　ＦＥＴの評価結果においても、ある種の絶縁物
をゲート絶縁膜とした通常タイプのＭＩＳ　ＦＥＴに比
べ、安定性の上では優っていたものの、最大出力、線形
性の点では劣っていた。

（発明が解決しようとする課題） このｒ上詰まり現象」は、ＩｎＰとＡｌＧａＡｓの接合
によりＩｎＰの導電帯が持ち上げられ、ソース・ゲート
電極間あるいはゲート・ドレイン電極間のＩｎＰ表面に
空乏層ができ、この空乏層がソースからドレイン電極へ
と流れこむ電極を制限する為、ゲート電圧の変化に対す
るドレイン電流の変化が小さくなる事に原因がある。

本発明は上に述べた従来のヘテロ接合型ＭＩＳＦＥＴの
欠点に鑑みてなされたもので、「上詰まり現象」が小さ
く従って高出力で線形性に優れたマイクロ波電力用ヘテ
ロ接合型ＩｎＰ　ＭＩＳ　ＦＩＥＴを提供する事を目的
としている。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために本発明では、絶縁性あるいは
半絶縁性基板上に設けられたｎ型チャンネル層と、該ｎ
型チャンネル層とオーミック接触するソース電極および
ドレイン電極と、該ソース電極とドレイン電極の間にあ
り半絶縁性薄膜を介して前記ｎ型チャンネル層上に設け
られたゲート電極とを有したヘテロ接合型電界効果トラ
ンジスタにおいて、前記半絶縁性薄膜がソース・ドレイ
ン電極間のチャンネル層の全部を覆わずにソース・ゲー
ト電極間領域、あるいはソース・ゲート電極間領域とゲ
ート・ドレイン電極間領域とに欠如部を有し、この欠如
部の前記ｎ型チャンネル層表面が、前記半絶縁性薄膜と
ｎ型チャンネル層の接合により引き起されるｎ型チャン
ネル層の導電帯のもち上げにくらべて、小さな導電帯の
もち上げとなるような酸化絶縁物で被覆されていること
を特徴とする。

（作　用） 本発明によるヘテロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴでは
、ゲート・ソース間、あるいはソース・ゲート間および
ゲート・ドレイン間のチャンネル層上にＡｌＧａＡｓ薄
膜がないため、この欠如部分のＩｎＰｎ型チャンネル層
電帯の持ち上げられる程度は小さく、従って表面空乏層
の深さは浅く、従ってソース電極からドレイン電極へと
流れこむ電流を空乏層が制限する事は少ない。特にＩｎ
Ｐチャンネル層表面にＩｎＰｘＯ，（ｘ　＞　Ｏ＋　ｙ
　＞　Ｏ）膜を被覆した場合にはチャンネル層の導電帯
の持ち上げはほとんどなく、表面空乏層は発生しない６ ところで、ソース・ゲート間領域、ゲート・ドレイン間
領域のチャンネル層表面に発生する表面空乏層は、共に
ソースからドレインへと流れる電流を制限し、ｒ上詰ま
り現象」の原因となるが、計算機によるシミュレーショ
ンによれば、ゲート・ドレイン間領域の表面空乏層が「
上詰まり現象」へ寄与する程度は、ソース・ゲート間領
域の表面空乏層の及ぼす影響に比べ小さいことがわかっ
ている。

（実施例） 以下、本発明の一つの実施例を図面を用いて説明する。

第１図は本発明によるヘテロ接合型トランジスタの断面
図である。同図において、従来例を示す第３図に対応す
る部分には同じ番号を付して示し。

説明を省略した。第１図において、１０１は半絶縁性Ｉ
ｎＰ基板、１０２は高純度のＩｎＰバッファ層で厚さは
約８０Ｏｎ＋ｕである。１０３はｎ型ＩｎＰチャンネル
層でキャリヤ１度は例えば２　Ｘ　１０”　ｃｍ−３，
厚さは１５０ｎｍで、気相成長法を用いて順次積層して
形成される。１１は不純物を含まない半絶縁性ＡｌＧａ
Ａｓ膜で約５００℃の温度で分子線エピタキシャル成長
法を用いて形成され、その膜の厚さは例えば８０ｎｍで
ある。

このＡｌＧａＡｓ１漠１１はゲート電極直下のｎ型Ｉｎ
Ｐチャンネル層＋０３の表面を覆っているが、その他の
チャンネル層では、自己整合法を用いてＡｌＧａＡｓ膜
１】が除去されている。そしてこの部分の　ｎ型ＩｎＰ
チャンネル層１０３の表面はＩｎＰｘＯｙ　ＰＩＡ　１
２で覆われている。なお、このＩｎＰｘＯｙ膜１２はそ
の他の表面、例えばゲート電極１０７も覆って保護膜の
役割をしている。１０５．１０６はＡｕＧｅをＩｎＰと
合金化して形成した夫々ソース電極、ドレイン電極で、
各々は前記ｎ型ＩｎＰチャンネル層１０３とオーミック
接触して設けられ、各上部にはボンディング用パッド１
０９がＡｕ　／　Ｐｔ　／　Ｔｉで５００ｎｍ厚に形成
されている。ここでソース・ドレイン間距離は４μｍで
ある。１０７はＡｕ　／　Ｐｔ　／　Ｔｉからなるゲー
ト電極で、ゲート長は約０．８μｍで、厚さは約５００
ｎｍに形成され、半絶縁性＾ＩＧａＡｓＰｌ！８１１を
介してチャンネル層１０３上に設けられたチャンネル層
を流れる電流を制御している。

本実施例によるＩｎＰ　ＭＩＳ　ＦＥＴに於いては、ソ
ース・ドレイン間のｎ型ＩｎＰチャンネルＭ１０３の表
面がＩｎＰＸＯｙｌ漠１２で覆われているため５この部
分のｎ型Ｉｒ＋Ｐチャンネル層１０３の表面には表面空
乏層が発生せず、従って、ソース電極１０５からドレイ
ン電ｉ＠１０６へ流れる電流を表面空乏層が制限するこ
とがなくなる。この為、ソース・ドレイン間の電流はゲ
ート電極下の空乏層の幅に応じて流れる事になり、従来
のヘテロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴで見られたｒ上
詰まり現象」は無くなる。

本発明によるＩｎＰ　ＭＩＳ　ＦＥＴの静特性を第２図
に示す。これに見られるように、従来のヘテロ接合型Ｉ
ｎＰ　ＭＩＳ　ＦＥＴ　ニ比べ、ゲート電圧をＯｖ〜２
ｖとしたときのドレイン電流の伸びが大きいことが明確
に示されている。以上の効果により、本発明のＦＥＴで
はより大きな出力を得ることができると共に入出力の線
形性も大幅に改善される。

以上述べたように本発明によれば、上詰まりのない静特
性を有するヘテロ接合型ＦＥＴが得られ、したがってマ
イクロ波においても高出力かつ線形性に優れた特性が得
られる。

なお、上記実施例に於いては、ゲート電極直下を除くｎ
型ＩｎＰチャンネル層の表面はすべてＡｌＧａＡｓ膜が
除去され、かつＩｎＰ、Ｏｙ膜で覆われていたが、これ
は必ずしも必要ではない。例えば、先に述べたように、
ゲート・ドレイン間領域にＡｌＧａＡｓ膜を残しても本
発明はある程度有効であることが計算機シミュレーショ
ンの結果から明らかになっている。

また、ゲート電極のごく近傍、例えばゲート電極端から
ＡｌＧａＡｓ膜の厚さの３倍程度以下の距離にＡｌＧａ
Ａｓ膜を残しても、この都合の表面空乏層はゲート電極
にかかる電圧の影響をうける為、その他の部分の表面空
乏層とは異なリソース・ドレイン間に流れる電流を制限
することはなく、本発明は有効である。

なお、上記実施例に於いてはチャンネル層をＩｎＰ　、
ゲート絶縁膜をＡｌＧａＡｓによる形成例のヘテロ接合
型ＩｎＰ　ＭＩＳ　ＦＥＴについて述べたが、その他の
材料で、例えばチャンネル層をＩｎＧａＡｓで、ゲート
絶縁膜をＡｌＧａＡｓで形成したＦＩＥＴ等においても
本発明は有効である。

〔発明の効果〕

本発明によるペテロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴは、
ゲート・ソース間、あるいはソース・ゲート間とゲート
・ドレイン間のチャンネル層上にＡｌＧａＡｓ薄膜がな
く酸化絶縁物で被覆されているため、この部分のＩｎＰ
チャンネル層の導電帯の持ち上げられる程度は小さく、
これにより表面空乏層の深さは浅くなるので、ソース電
極からドレイン電極へ流入する電流を空乏層が制限する
事が少ないという顕著な効果がある。特に、ＩｎＰチャ
ンネル層表面にＩｎＰｘＯｙ膜を被覆した場合にはチャ
ンネル層の導電帯の持ち上げはほとんどなく、表面空乏
層の発生を見ない効果がある。

【図面の簡単な説明】

第１図は本発明によるペテロ接合型ＩｎＰ　ＭＩＳＦＥ
Ｔの一実施例をしめず断面図、第２図は本発明によるペ
テロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴ’の静特性を示す図
、第３図は従来のヘテロ接合型ＩｎＰ　ＭＩＳ　ＦＥＴ
を示す断面図、第４図は従来のヘテロ接合型ＩｎＰＭＩ
Ｓ　ＦＥＴの静特性を示す図である。 １０１−−−−−−−一　　　半絶縁性ＩｎＰ基板１０
２−−−−−−−−−−−−−−　（高純度）ＩｎＰバ
ッファ層１．０３−−一−−−−ｎ型ＩｎＰチャンネル
層１１、１０４−　　　　　（アンドープ）ＡＩＧａＡ
ｓ膜１０５−−−−−−　　　−−ソース電極１０６−
−−−−−−−−−−−−−ドレイン電極１０７−−−
−−−−−−−−−−−ゲート電極１２、１０８−＝−
−−−一−ＩｎＰｘＯｙ膜ケート１にｉｔ） 代理人　弁理士　大　胡　典　夫 ドＬ１ン霞左　− 第　　２　図

Claims (2)

【特許請求の範囲】
1. （１）絶縁性あるいは半絶縁性基板上に設けられたｎ型
   チャンネル層と、該ｎ型チャンネル層とオーミック接触
   するソース電極およびドレイン電極と、該ソース電極と
   ドレイン電極の間にあり半絶縁性薄膜を介して前記ｎ型
   チャンネル層上に設けられたゲート電極とを有したヘテ
   ロ接合型電界効果トランジスタにおいて、半絶縁性薄膜
   がソースドレイン電極間のチャンネル層において少なく
   ともソース・ゲート電極間領域に欠如部を有し、この欠
   如部の前記ｎ型チャンネル層表面が、前記半絶縁性薄膜
   とｎ型チャンネル層の接合により引き起されるｎ型チャ
   ンネル層の導電帯のもち上げにくらべて、小さな導電帯
   のもち上げとなるような酸化絶縁物で被覆されているこ
   とを特徴とするヘテロ接合型電界効果トランジスタ。
2. （２）ｎ型チャンネル層がＩｎＰからなり、かつその表
   面における半絶縁性薄膜の欠如部がＩｎＰを含んだ酸化
   絶縁物の１ｎＰ＿ｘＯ＿ｙ（ｘ＞０、ｙ＞０）で被覆さ
   れていることを特徴とする請求項１記載のヘテロ接合型
   電界効果トランジスタ。