JPH0644574B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPH0644574B2 JPH0644574B2 JP58147204A JP14720483A JPH0644574B2 JP H0644574 B2 JPH0644574 B2 JP H0644574B2 JP 58147204 A JP58147204 A JP 58147204A JP 14720483 A JP14720483 A JP 14720483A JP H0644574 B2 JPH0644574 B2 JP H0644574B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrode
- effect transistor
- active layer
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 20
- 230000000694 effects Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】 産業上の利用分野 本発明は電界効果型トランジスタに関する。
従来例の構成とその問題点 III−Ｖ族化合物半導体よりなる電界効果型トランジス
タは、Siを素材とする従来のFETに比べて優れた高周波
特性を有するものとして注目されている。中でもGaAsシ
ヨツトキーバリアゲート型FET〔以下、GaAs・MES・FET
と称す〕は高速性と低消費電力性の両者に優れており、
実用化の域にまで研究、開発が進められている。
タは、Siを素材とする従来のFETに比べて優れた高周波
特性を有するものとして注目されている。中でもGaAsシ
ヨツトキーバリアゲート型FET〔以下、GaAs・MES・FET
と称す〕は高速性と低消費電力性の両者に優れており、
実用化の域にまで研究、開発が進められている。
第１図はGaAs・MES・FETの構造を示す。(1)は半絶縁性G
aAs基板、(2)はｉ型GaAsバツフア層、(3)はｎ型GaAs活
性層、(4)はソース電極、(5)はドレイン電極、(6)はゲ
ート電極、(7)は界面の不安定な領域である。すなわ
ち、半絶縁性GaAs基板(1)上に無添加のｉ型GaAsバツフ
ア層(2)を介してｎ型GaAs活性層(3)を載置してFETが構
成されている。半絶縁性GaAs基板(1)はその高い抵抗の
ために基板(1)の電位が一意的に決まらず、浮遊電位が
存在し、FET特性に影響を及ぼす欠点がある。またバツ
フア層(2)と活性層(3)の界面に結晶として不安定な遷移
領域(7)が存在するため、チヤネル電流の流れに影響を
与えてNF特性が悪化するのが現状である。
aAs基板、(2)はｉ型GaAsバツフア層、(3)はｎ型GaAs活
性層、(4)はソース電極、(5)はドレイン電極、(6)はゲ
ート電極、(7)は界面の不安定な領域である。すなわ
ち、半絶縁性GaAs基板(1)上に無添加のｉ型GaAsバツフ
ア層(2)を介してｎ型GaAs活性層(3)を載置してFETが構
成されている。半絶縁性GaAs基板(1)はその高い抵抗の
ために基板(1)の電位が一意的に決まらず、浮遊電位が
存在し、FET特性に影響を及ぼす欠点がある。またバツ
フア層(2)と活性層(3)の界面に結晶として不安定な遷移
領域(7)が存在するため、チヤネル電流の流れに影響を
与えてNF特性が悪化するのが現状である。
発明の目的 本発明は基板アース効果がNF特性の改善を図ることがで
きる電界効果型トランジスタを提供することを目的とす
る。
きる電界効果型トランジスタを提供することを目的とす
る。
発明の構成 本発明の電界効果型トランジスタは、導電性基板上にII
I−Ｖ族化合物半導体による電界効果トランジスタを構
成すると共に、この電界効果トランジスタの活性層と前
記基板との間に半導体バツフア層を介在させて前記基板
と前記活性層との間に少なくとも一つのｐ−ｎ接合を形
成し、前記基板と前記活性層間の電流リークを消滅せし
めることを特徴とする。
I−Ｖ族化合物半導体による電界効果トランジスタを構
成すると共に、この電界効果トランジスタの活性層と前
記基板との間に半導体バツフア層を介在させて前記基板
と前記活性層との間に少なくとも一つのｐ−ｎ接合を形
成し、前記基板と前記活性層間の電流リークを消滅せし
めることを特徴とする。
実施例の説明 以下本発明の一実施例を第２図に基づいて説明する。
第２図は本発明によるＦＥＴの構造図と空乏層の拡がり
を模式的に示す。導電性ｎ＋型GaAs基板(10)上にｐ型Ga
Asバツフア層(11)を介してｎ型GaAs活性層(12)が載置さ
れている。(13)はソース電極、(14)はドレイン電極、(1
5)はゲート電極、(16)は基板オーミツク電極、(17)は空
乏層、(18)は界面の不安定な領域である。
を模式的に示す。導電性ｎ＋型GaAs基板(10)上にｐ型Ga
Asバツフア層(11)を介してｎ型GaAs活性層(12)が載置さ
れている。(13)はソース電極、(14)はドレイン電極、(1
5)はゲート電極、(16)は基板オーミツク電極、(17)は空
乏層、(18)は界面の不安定な領域である。
膜成長方向に見ると本構造はn-p-n＋構造となつてお
り、基板(10)と活性層(12)に電圧がかかつてもいずれか
のジヤンクシヨンが逆方向特性を示すため、ほとんどリ
ークがあらわれない。第２図のようにソース電極(13)に
対してドレイン電極(14)に正、ゲート電極(15)に負、さ
らに基板オーミツク電極(16)に負の電圧を印加する。ゲ
ート電極(15)はシヨツトキーバリアゲート型FETとして
働らき、基板オーミツク電極(16)からは接合型FET（J-F
ET）として働らき、両者は互いに独立的にドレイン・ソ
ース電流を制御することができる。またJ-FET側からの
空乏層(17)により界面の不安定な領域(18)がその中に含
まれてしまい。NFが向上する。また、この電圧印加では
前記したようにｎ型GaAs活性層(12)とバツフア層(11)の
ジヤンクシヨンが逆方向となり、キヤリア濃度できまる
ブレークダウン電圧に到るまではリークはあらわれな
い。
り、基板(10)と活性層(12)に電圧がかかつてもいずれか
のジヤンクシヨンが逆方向特性を示すため、ほとんどリ
ークがあらわれない。第２図のようにソース電極(13)に
対してドレイン電極(14)に正、ゲート電極(15)に負、さ
らに基板オーミツク電極(16)に負の電圧を印加する。ゲ
ート電極(15)はシヨツトキーバリアゲート型FETとして
働らき、基板オーミツク電極(16)からは接合型FET（J-F
ET）として働らき、両者は互いに独立的にドレイン・ソ
ース電流を制御することができる。またJ-FET側からの
空乏層(17)により界面の不安定な領域(18)がその中に含
まれてしまい。NFが向上する。また、この電圧印加では
前記したようにｎ型GaAs活性層(12)とバツフア層(11)の
ジヤンクシヨンが逆方向となり、キヤリア濃度できまる
ブレークダウン電圧に到るまではリークはあらわれな
い。
本実施例ではSi添加ｎ型GaAs（２×1018cm-3）基板(10)
上に液相成長法によりｐ型GaAs（５×1016cm-3）バツフ
ア層(11)を２μｍ、ｎ型GaAs（１×1017cm-3）活性層(1
2)の0.3μｍを順に成長した。ソース電極(13)、ドレイ
ン電極(14)、基板オーミツク電極(16)としてAuGe／Auを
蒸着後、熱処理により合金化してオーミツクを完全にし
た。ゲート電極(15)はAlを蒸着後、リフトオフにより形
成した。ゲート長１μｍ×ゲート幅20μｍ、ソース・ド
レイン間隔５μｍとしたFETの特性例として、ＩDSS＝５
mA，gm＝100ms／mm，ＶT＝2.5ボルト，基板オーミツク
電極(16)からのコンダクタンスとして20ms／mmを得た。
またNF値は基板側電圧を０にした時に対し、１ボルトの
バイアス電圧を加えた時に約５dBの減少が見られ、界面
の不安定性が特性に影響を及ぼさなくなつた事を示して
いる。基板オーミツク電極(16)がどの端子にも接続され
ず浮遊している時に現われるヒステリシス特性は、同電
極(16)に前記電圧を加えた時や完全に接地した時には全
く消えてしまい、基板アース効果が顕著に示された。
上に液相成長法によりｐ型GaAs（５×1016cm-3）バツフ
ア層(11)を２μｍ、ｎ型GaAs（１×1017cm-3）活性層(1
2)の0.3μｍを順に成長した。ソース電極(13)、ドレイ
ン電極(14)、基板オーミツク電極(16)としてAuGe／Auを
蒸着後、熱処理により合金化してオーミツクを完全にし
た。ゲート電極(15)はAlを蒸着後、リフトオフにより形
成した。ゲート長１μｍ×ゲート幅20μｍ、ソース・ド
レイン間隔５μｍとしたFETの特性例として、ＩDSS＝５
mA，gm＝100ms／mm，ＶT＝2.5ボルト，基板オーミツク
電極(16)からのコンダクタンスとして20ms／mmを得た。
またNF値は基板側電圧を０にした時に対し、１ボルトの
バイアス電圧を加えた時に約５dBの減少が見られ、界面
の不安定性が特性に影響を及ぼさなくなつた事を示して
いる。基板オーミツク電極(16)がどの端子にも接続され
ず浮遊している時に現われるヒステリシス特性は、同電
極(16)に前記電圧を加えた時や完全に接地した時には全
く消えてしまい、基板アース効果が顕著に示された。
上記実施例において半導体材料はGaAsとして説明した
が、これはIn1-xGaxAs，Ga1-yAlyAs，InPなど他のIII−
Ｖ族化合物半導体材料でも同様の効果が得られる。
が、これはIn1-xGaxAs，Ga1-yAlyAs，InPなど他のIII−
Ｖ族化合物半導体材料でも同様の効果が得られる。
また上記実施例では基板(10)と活性層(12)の間に一つの
p-n接合を設けたが、これは二つ以上のP-n接合であつて
も同様の効果が得られる。
p-n接合を設けたが、これは二つ以上のP-n接合であつて
も同様の効果が得られる。
発明の効果 以上説明のように本発明の電界効果型トランジスタによ
ると、導電性基板上に１つ以上のp-n接合を持つようバ
ツフア層と活性層を成長してFETを構成し、前記導電性
基板にはオーミック性電極を形成したため、導電性基板
をソース電極と同電位もしくは負の電位とすることによ
って、基板上に構成されたFETで得られない基板アース
効果やNF特性の改善を実現できるものである。
ると、導電性基板上に１つ以上のp-n接合を持つようバ
ツフア層と活性層を成長してFETを構成し、前記導電性
基板にはオーミック性電極を形成したため、導電性基板
をソース電極と同電位もしくは負の電位とすることによ
って、基板上に構成されたFETで得られない基板アース
効果やNF特性の改善を実現できるものである。
第１図は従来のGaAs・MES・FETの構造図、第２図は本発
明によるFETの一実施例の構造と模式的な空乏層の拡が
りを示す説明図である。 (10)……導電性ｎ＋−GaAs基板、(11)……ｐ型GaAsバツ
フア層、(12)……ｎ型GaAs活性層、(13)……ソース電
極、(14)……ドレイン電極、(15)……ゲート電極
明によるFETの一実施例の構造と模式的な空乏層の拡が
りを示す説明図である。 (10)……導電性ｎ＋−GaAs基板、(11)……ｐ型GaAsバツ
フア層、(12)……ｎ型GaAs活性層、(13)……ソース電
極、(14)……ドレイン電極、(15)……ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−114983（ＪＰ，Ａ) 特開 昭53−65082（ＪＰ，Ａ) 実開 昭54−6073（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】高導電度のIII−Ｖ族化合物半導体基板上
にバッファ層および同バッファ層とｐｎ接合を形成する
活性層を有し、前記活性層に電界効果型トランジスタの
ゲート電極、ソース電極およびドレイン電極を設けると
共に、前記半導体基板にオーミック電極を設けて、前記
ｐｎ接合を空乏化したことを特徴とする電界効果型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147204A JPH0644574B2 (ja) | 1983-08-10 | 1983-08-10 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147204A JPH0644574B2 (ja) | 1983-08-10 | 1983-08-10 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037783A JPS6037783A (ja) | 1985-02-27 |
| JPH0644574B2 true JPH0644574B2 (ja) | 1994-06-08 |
Family
ID=15424912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147204A Expired - Lifetime JPH0644574B2 (ja) | 1983-08-10 | 1983-08-10 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644574B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206039A (en) * | 1991-09-24 | 1993-04-27 | Valyi Emery I | Apparatus for conditioning pressure molded plastic articles |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5229155B2 (ja) * | 1974-02-18 | 1977-07-30 | ||
| JPS5322379A (en) * | 1977-06-23 | 1978-03-01 | Toshiba Corp | Junction type field eff ect transistor |
| JPS5565427A (en) * | 1978-11-10 | 1980-05-16 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-08-10 JP JP58147204A patent/JPH0644574B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037783A (ja) | 1985-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| CA1265626A (en) | Electron gas hole gas tunneling transistor device | |
| JP2914049B2 (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| US5153682A (en) | HEMT device with doped active layer | |
| US4903091A (en) | Heterojunction transistor having bipolar characteristics | |
| CA1240406A (en) | Schottky field effect semiconductor device | |
| JPH0261151B2 (ja) | ||
| JPH0644574B2 (ja) | 電界効果型トランジスタ | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JP2800675B2 (ja) | トンネルトランジスタ | |
| US5408111A (en) | Field-effect transistor having a double pulse-doped structure | |
| JP3414262B2 (ja) | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 | |
| JP2643890B2 (ja) | トンネルトランジスタ | |
| JP3255973B2 (ja) | 半導体装置 | |
| JP2792295B2 (ja) | トンネルトランジスタ | |
| JP3256643B2 (ja) | 半導体装置 | |
| JPH05275453A (ja) | 接合ｆｅｔ及びその製造方法 | |
| KR900000071B1 (ko) | 전계효과 트랜지스터 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP2861590B2 (ja) | トンネルトランジスタ | |
| JPS6068661A (ja) | 半導体装置 | |
| JP2786208B2 (ja) | 半導体装置 | |
| JP2680812B2 (ja) | 半導体装置 | |
| JPH04101436A (ja) | 電界効果トランジスタ | |
| JPH02135742A (ja) | ヘテロ接合型電界効果トランジスタ |