JP2680812B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高周波・超高速な電界効果トランジスタ
（FET）等半導体装置に関する。 （従来の技術） InPは電子速度の大きいことのゆえに超高周波・超高
速デバイス用材料として注目されている。このような高
速性を発揮させ改良された結晶構造として、選択ドープ
構造がある。これはチャネルとなるアンドープ結晶上に
それより電子親和力の小さいｎ型の半導体層（電子供給
層）を設け、該電子親和力差により該アンドープ結晶に
電子が供給され、不純物の少く、従って高速で動き得る
チャネルが形成されるものである。従来、InPをチャネ
ルとする選択ドープ構造として、InPに格子整合するｎ
型AlInAsを電子供給層とするものが検討されていた。 （発明が解決しようとする問題点） さて、かかる選択ドープ構造を用いて電界効果トラン
ジスタを作成するには、該ｎ型AlInAs上に、InPチャネ
ルの電子を制御するゲート電極を形成するのが一般的で
ある。しかしながら、AlInAs上のゲート電極の障壁高さ
が小さく、ゲート耐圧が小さい恐れがある。さらに、こ
のような選択ドープ構造では、通常チャネル層とその上
のｎ型層を分子線エピタキシ（MBE）法で連続成長させ
て形成されるが、元素がドーパントを含めて５種類であ
り、かつ蒸気圧の高いＰを含むので結晶成長系が複雑か
つ難しい。 本発明の目的は、InPをチャネルとする選択ドープ構
造における以上の諸問題を解決する手段を提供すること
にある。 （問題点を解決するための手段） 本発明によれば、電子チャネルとなるInP層に接し
て、ｎ型AlGaAs電子供給層を設けたことを特徴とする半
導体装置が得られる。 （作用） 第１図は本発明による半導体装置の例として、選択ド
ープ構造を用いた電界効果トランジスタ（EFT）の場合
の基本構造断面図である。11は半絶縁性InP基板、12は
チャネルとなるアンドープInP層、13はｎ型AlGaAs層、1
4はゲート電極、15、16はそれぞれソース電極、ドレイ
ン電極である。本発明の作用効果は以下の様である。従
来技術での、InPチャネル層上の電子親和力の小さいｎ
型層としてInPに格子整合するAl0.48In0.52Asを用いて
いた場合には、ショツトキゲートの障壁高さが約0.5eV
と低くゲートリーク電流も大きいのに対し、本発明にお
いては、InPと格子整合のしない材料であるAlGaAsを用
いることにより障壁高さを高くすることができる。例え
ばAl組成比0.3のものを用いれば約1eVの高い障壁とな
り、かつAl組成比を更に大きくすればより障壁高さを高
くすることができ、リーク電流を大きく低減できる。か
つ、AlGaAsはAl0.48In0.52Asより電子親和力が小さく、
従ってInPとの電子親和力差も大きいためにチャネルに
より多量の電子を供給することができる。ここで、InP
に対する格子不整合性の度合い、およびInPとの電子親
和力差とゲート電極の障壁高さの兼ね合いでAlGaAs層を
用いる効果は大きい。つまり、障壁を高くできるバンド
ギャップの大きい材料では格子不整合性が大きくヘテロ
接合界面の特性を劣化させ、反対にInPに格子整合する
材料では、電子親和力差が小さく、ショットキ障壁も低
いからである。またAlGaAsはInPとの選択加工性も良
く、かつ物理・化学的に安定な材料であるメリットもあ
る。更に、AlGaAsではAl組成を増やしても、格子の不整
合は大きくならないことも長所である。 （実施例） 半絶縁性InP基板をMBE成長室中でクリーニングし、２
×1018cm-3にSiドープしたAl0.3Ga0.7As層を600Å成長
し、InPをチャネルとする選択ドープ構造結晶を作成し
た。この場合は基板結晶表面がチャネルを兼ねる簡単な
構造であり、成長装置、成長方法とも簡単である。表面
クリーニングだけでも良好なヘテロ接合が形成され、２
×1012cm-2以上の大きな電子密度が実現できた。この結
晶を用い、ゲートをAl、ソース、ドレイン電極をAu−Ge
−Niで形成してFETを製作したところ、ゲートには＋1V
以上電圧を印加でき、またゲートリーク電流も極めて小
さい等ゲートの障壁の高い効果が発揮された。 また以上述べた様に、本発明では既存のInP結晶上に
ｎ型AlGaAs層を成長しても良好な特性が実現できる。こ
の場合従来技術に比し、成長装置、方法が極めて簡単と
なる効果もある。 （発明の効果） 以上本発明によればInPをチャネルとする、高性能な
超高周波・超高速素子が実現でき、通信装置等の高性能
化に貢献することが大きく、更にOEIC等にも応用でき
る。
（FET）等半導体装置に関する。 （従来の技術） InPは電子速度の大きいことのゆえに超高周波・超高
速デバイス用材料として注目されている。このような高
速性を発揮させ改良された結晶構造として、選択ドープ
構造がある。これはチャネルとなるアンドープ結晶上に
それより電子親和力の小さいｎ型の半導体層（電子供給
層）を設け、該電子親和力差により該アンドープ結晶に
電子が供給され、不純物の少く、従って高速で動き得る
チャネルが形成されるものである。従来、InPをチャネ
ルとする選択ドープ構造として、InPに格子整合するｎ
型AlInAsを電子供給層とするものが検討されていた。 （発明が解決しようとする問題点） さて、かかる選択ドープ構造を用いて電界効果トラン
ジスタを作成するには、該ｎ型AlInAs上に、InPチャネ
ルの電子を制御するゲート電極を形成するのが一般的で
ある。しかしながら、AlInAs上のゲート電極の障壁高さ
が小さく、ゲート耐圧が小さい恐れがある。さらに、こ
のような選択ドープ構造では、通常チャネル層とその上
のｎ型層を分子線エピタキシ（MBE）法で連続成長させ
て形成されるが、元素がドーパントを含めて５種類であ
り、かつ蒸気圧の高いＰを含むので結晶成長系が複雑か
つ難しい。 本発明の目的は、InPをチャネルとする選択ドープ構
造における以上の諸問題を解決する手段を提供すること
にある。 （問題点を解決するための手段） 本発明によれば、電子チャネルとなるInP層に接し
て、ｎ型AlGaAs電子供給層を設けたことを特徴とする半
導体装置が得られる。 （作用） 第１図は本発明による半導体装置の例として、選択ド
ープ構造を用いた電界効果トランジスタ（EFT）の場合
の基本構造断面図である。11は半絶縁性InP基板、12は
チャネルとなるアンドープInP層、13はｎ型AlGaAs層、1
4はゲート電極、15、16はそれぞれソース電極、ドレイ
ン電極である。本発明の作用効果は以下の様である。従
来技術での、InPチャネル層上の電子親和力の小さいｎ
型層としてInPに格子整合するAl0.48In0.52Asを用いて
いた場合には、ショツトキゲートの障壁高さが約0.5eV
と低くゲートリーク電流も大きいのに対し、本発明にお
いては、InPと格子整合のしない材料であるAlGaAsを用
いることにより障壁高さを高くすることができる。例え
ばAl組成比0.3のものを用いれば約1eVの高い障壁とな
り、かつAl組成比を更に大きくすればより障壁高さを高
くすることができ、リーク電流を大きく低減できる。か
つ、AlGaAsはAl0.48In0.52Asより電子親和力が小さく、
従ってInPとの電子親和力差も大きいためにチャネルに
より多量の電子を供給することができる。ここで、InP
に対する格子不整合性の度合い、およびInPとの電子親
和力差とゲート電極の障壁高さの兼ね合いでAlGaAs層を
用いる効果は大きい。つまり、障壁を高くできるバンド
ギャップの大きい材料では格子不整合性が大きくヘテロ
接合界面の特性を劣化させ、反対にInPに格子整合する
材料では、電子親和力差が小さく、ショットキ障壁も低
いからである。またAlGaAsはInPとの選択加工性も良
く、かつ物理・化学的に安定な材料であるメリットもあ
る。更に、AlGaAsではAl組成を増やしても、格子の不整
合は大きくならないことも長所である。 （実施例） 半絶縁性InP基板をMBE成長室中でクリーニングし、２
×1018cm-3にSiドープしたAl0.3Ga0.7As層を600Å成長
し、InPをチャネルとする選択ドープ構造結晶を作成し
た。この場合は基板結晶表面がチャネルを兼ねる簡単な
構造であり、成長装置、成長方法とも簡単である。表面
クリーニングだけでも良好なヘテロ接合が形成され、２
×1012cm-2以上の大きな電子密度が実現できた。この結
晶を用い、ゲートをAl、ソース、ドレイン電極をAu−Ge
−Niで形成してFETを製作したところ、ゲートには＋1V
以上電圧を印加でき、またゲートリーク電流も極めて小
さい等ゲートの障壁の高い効果が発揮された。 また以上述べた様に、本発明では既存のInP結晶上に
ｎ型AlGaAs層を成長しても良好な特性が実現できる。こ
の場合従来技術に比し、成長装置、方法が極めて簡単と
なる効果もある。 （発明の効果） 以上本発明によればInPをチャネルとする、高性能な
超高周波・超高速素子が実現でき、通信装置等の高性能
化に貢献することが大きく、更にOEIC等にも応用でき
る。
【図面の簡単な説明】
第１図は本発明によるFETの基本構造を示す断面図であ
る。 11……半絶縁性InP基板、12……アンドープInP 13……ｎ−AlGaAs、14……ゲート電極 15……ソース電極、16……ドレイン電極
る。 11……半絶縁性InP基板、12……アンドープInP 13……ｎ−AlGaAs、14……ゲート電極 15……ソース電極、16……ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 伊東 朋弘
東京都港区芝５丁目33番１号 日本電気
株式会社内
(56)参考文献 特開 昭61−156773（ＪＰ，Ａ)
特開 昭60−37784（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．電子チャネルとなるInP層に接してｎ型AlGaAs電子
供給層を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020930A JP2680812B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020930A JP2680812B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188973A JPS63188973A (ja) | 1988-08-04 |
| JP2680812B2 true JP2680812B2 (ja) | 1997-11-19 |
Family
ID=12040933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020930A Expired - Fee Related JP2680812B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680812B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037784A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPH0654786B2 (ja) * | 1984-12-27 | 1994-07-20 | 住友電気工業株式会社 | ヘテロ接合半導体デバイス |
-
1987
- 1987-01-30 JP JP62020930A patent/JP2680812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188973A (ja) | 1988-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |