JPS63188973A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63188973A JPS63188973A JP2093087A JP2093087A JPS63188973A JP S63188973 A JPS63188973 A JP S63188973A JP 2093087 A JP2093087 A JP 2093087A JP 2093087 A JP2093087 A JP 2093087A JP S63188973 A JPS63188973 A JP S63188973A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000004888 barrier function Effects 0.000 abstract description 12
- 239000000758 substrate Substances 0.000 abstract description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract 3
- 150000001875 compounds Chemical class 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高周波・超高速な電界効果トランジスタ（Ｆ
ＥＴ）等半導体装置に関する。
ＥＴ）等半導体装置に関する。
（従来の技術）
ＩｎＰは電子速度の大きいことのゆえに超高周波・超高
速デバイス用材料として注目されている。このような高
速性を発揮させ改良された結晶構造として、選択ドープ
構造がある。これはチャネルとなるアンドープ結晶上に
それより電子親和力の小さいｎ型の半導体層（電子供給
層〉を設け、該電子親和力差により該アンドープ結晶に
電子が供給され、不純物の少く、従って高速で動き得る
チャネルが形成されるものである。従来、ＩｎＰをチャ
ネルとする選択ドープ構造として、 ＩｎＰに格子整合
するｎ型層 Ｑ ＩｎＡｓを電子供給層とするものが検
討されていた。
速デバイス用材料として注目されている。このような高
速性を発揮させ改良された結晶構造として、選択ドープ
構造がある。これはチャネルとなるアンドープ結晶上に
それより電子親和力の小さいｎ型の半導体層（電子供給
層〉を設け、該電子親和力差により該アンドープ結晶に
電子が供給され、不純物の少く、従って高速で動き得る
チャネルが形成されるものである。従来、ＩｎＰをチャ
ネルとする選択ドープ構造として、 ＩｎＰに格子整合
するｎ型層 Ｑ ＩｎＡｓを電子供給層とするものが検
討されていた。
（発明が解決しようとする問題点）
さて、かかる選択ドープ構造を用いて電界効果トランジ
スタを作成するには、該ｎ型＾Ｑ ＩｎＡｓ上に、 Ｉ
ｎＰチャネルの電子を制御するゲート電極を形成するの
が一般的である。しかしながら、Ａ Ｑ ＩｎＡｓ上の
ゲート電極の障壁高さが小さく、ゲート耐圧が小さい恐
れがある。さらに、このような選択ドープ構造では、通
常チャネル層とその上のｎ型層を分子線エピタキシ（Ｍ
ＢＥ）法で連続成長させて形成されるが、元素がドーパ
ントを含めて５種類であり、かつ蒸気圧の高いＰを含む
ので結晶成長系が複雑かつ難しい。
スタを作成するには、該ｎ型＾Ｑ ＩｎＡｓ上に、 Ｉ
ｎＰチャネルの電子を制御するゲート電極を形成するの
が一般的である。しかしながら、Ａ Ｑ ＩｎＡｓ上の
ゲート電極の障壁高さが小さく、ゲート耐圧が小さい恐
れがある。さらに、このような選択ドープ構造では、通
常チャネル層とその上のｎ型層を分子線エピタキシ（Ｍ
ＢＥ）法で連続成長させて形成されるが、元素がドーパ
ントを含めて５種類であり、かつ蒸気圧の高いＰを含む
ので結晶成長系が複雑かつ難しい。
本発明の目的は、ＩｎＰをチャネルとする選択ドープ構
造における以上の諸問題を解決する手段を提供すること
にある。
造における以上の諸問題を解決する手段を提供すること
にある。
（問題点を解決するための手段）
本発明によれば、電子チャネルとなる ＩｎＰ層に接し
て、ｎ型層 Ｑ ＧａＡｓ層を設けたことを特徴とする
半導体装置が得られる。
て、ｎ型層 Ｑ ＧａＡｓ層を設けたことを特徴とする
半導体装置が得られる。
（作用）
第１図は本発明による半導体装置の例として、選択ドー
プ構造を用いた電界効果トランジスタ（ＦＥＴ）の場合
の基本構造断面図である。１１は半絶縁性１ｎＰ基板、
１２はチャネルとなるアンドープＩｎＰ層、１３はｎ型
層 Ｑ ＧａＡｓ層、１４はゲート電極、１５．１６は
それぞれソース電極、ドレイン電極である。本発明の作
用効果は以下の様である。従来技術での、ＩｎＰチャネ
ル層上の電子親和力の小さいｎ型層としてＩｎＰに格子
整合する Ａ ｕ ｇ、 ４ｇ１ｎｏ、 ５２ＡＳを用
いていた場合には、ショットキゲートの障壁高さが約０
、５ｅＶと低くゲートリーク電流も大きいのに対し、
本発明においては、 ＩｎＰと格子整合のしない材料で
あるＡ Ｑ ＧａＡｓを用いることにより障壁高さを高
くすることができる。例えばＡＱ組成比０．３のものを
用いれば約１ｅＶの高い障壁となり、かつＡＱ組成比を
更に大きくすればより障壁高さを高くすることができ、
リーク電流を大きく低減できる。かつ、Ａ Ｑ ＧａＡ
ｓはＡ ｉ Ｏ，４８Ｉｎ０．５２へＳより電子親和力
が小さく、従ってＩｎＰとの電子親和力差も大きいため
にチャネルにより多量の電子を供給することができる。
プ構造を用いた電界効果トランジスタ（ＦＥＴ）の場合
の基本構造断面図である。１１は半絶縁性１ｎＰ基板、
１２はチャネルとなるアンドープＩｎＰ層、１３はｎ型
層 Ｑ ＧａＡｓ層、１４はゲート電極、１５．１６は
それぞれソース電極、ドレイン電極である。本発明の作
用効果は以下の様である。従来技術での、ＩｎＰチャネ
ル層上の電子親和力の小さいｎ型層としてＩｎＰに格子
整合する Ａ ｕ ｇ、 ４ｇ１ｎｏ、 ５２ＡＳを用
いていた場合には、ショットキゲートの障壁高さが約０
、５ｅＶと低くゲートリーク電流も大きいのに対し、
本発明においては、 ＩｎＰと格子整合のしない材料で
あるＡ Ｑ ＧａＡｓを用いることにより障壁高さを高
くすることができる。例えばＡＱ組成比０．３のものを
用いれば約１ｅＶの高い障壁となり、かつＡＱ組成比を
更に大きくすればより障壁高さを高くすることができ、
リーク電流を大きく低減できる。かつ、Ａ Ｑ ＧａＡ
ｓはＡ ｉ Ｏ，４８Ｉｎ０．５２へＳより電子親和力
が小さく、従ってＩｎＰとの電子親和力差も大きいため
にチャネルにより多量の電子を供給することができる。
ここで、 ＩｎＰに対する格子不整合性の度合い、およ
びＩｎＰとの電子親和力差とゲ−１−電極の障壁高さの
兼ね合いでＡ Ｑ ＧａＡｓ層を用いる効果は大きい。
びＩｎＰとの電子親和力差とゲ−１−電極の障壁高さの
兼ね合いでＡ Ｑ ＧａＡｓ層を用いる効果は大きい。
つまり、障壁を高くできるバンドギャップの大きい材料
では格子不整合性が大きくヘテロ接合界面の特性を劣化
させ、反対にＩｎＰに格子整合する材料では、電子親和
力差が小さく、ショットキ障壁も低いがらである。また
ＡＱ ＧａＡｓはＩｎＰとの選択加工性も良く、かつ物
理・化学的に安定な材料であるメリットもある。
では格子不整合性が大きくヘテロ接合界面の特性を劣化
させ、反対にＩｎＰに格子整合する材料では、電子親和
力差が小さく、ショットキ障壁も低いがらである。また
ＡＱ ＧａＡｓはＩｎＰとの選択加工性も良く、かつ物
理・化学的に安定な材料であるメリットもある。
更にＡ 見ＧａＡｓではＡｌ１組成を増やしても、格子
の不整合は大きくならないことも長所である。
の不整合は大きくならないことも長所である。
（実施例）
半絶縁性１ｎＰ基板をＭＢＥ成長室中でクリーニングし
、２ Ｘ １０１８ａｍ−３にＳｉドープしたＡ Ｑ
ｏ、 ３Ｇａ０．７Ａｓ層を６００人成長し、ＩｎＰを
チャネルとする選択ドープ構造結晶を作成した。この場
合は基板結晶表面がチャネルを兼ねる簡単な構造であり
、成長装置、成長方法とも簡単である。表面クリーニン
グだけでも良好なヘテロ接合が形成され、２ Ｘ １０
１２ｃｍ−２以上の大きな電子密度が実現できた。この
結晶を用い、ゲートをＡＱ、ソース、ドレイン電極をＡ
ｕ−Ｇｅ−Ｎｉで形成してＦＥＴを製作したところ、ゲ
ートには＋１ｖ以上電圧を印加でき、またゲートリーク
電流も極めて小さい等ゲートの障壁の高い効果が発揮さ
れた。
、２ Ｘ １０１８ａｍ−３にＳｉドープしたＡ Ｑ
ｏ、 ３Ｇａ０．７Ａｓ層を６００人成長し、ＩｎＰを
チャネルとする選択ドープ構造結晶を作成した。この場
合は基板結晶表面がチャネルを兼ねる簡単な構造であり
、成長装置、成長方法とも簡単である。表面クリーニン
グだけでも良好なヘテロ接合が形成され、２ Ｘ １０
１２ｃｍ−２以上の大きな電子密度が実現できた。この
結晶を用い、ゲートをＡＱ、ソース、ドレイン電極をＡ
ｕ−Ｇｅ−Ｎｉで形成してＦＥＴを製作したところ、ゲ
ートには＋１ｖ以上電圧を印加でき、またゲートリーク
電流も極めて小さい等ゲートの障壁の高い効果が発揮さ
れた。
また以上述べた様に１本発明では既存のＩｎＰ結晶りに
ｎ型層 Ｑ ＧａＡｓ層を成長しても良好な特性が実現
できる。この場合従来技術に比し、成長装置、方法が極
めて簡単となる効果もある。
ｎ型層 Ｑ ＧａＡｓ層を成長しても良好な特性が実現
できる。この場合従来技術に比し、成長装置、方法が極
めて簡単となる効果もある。
（発明の効果）
以上本発明によればｌｎＰをチャネルとする、高性能な
超高周波・超高速素子が実現でき、通信装置等の高性能
化に貢献することが大きく、更に０ＥＩＣ等にも応用で
きる。
超高周波・超高速素子が実現でき、通信装置等の高性能
化に貢献することが大きく、更に０ＥＩＣ等にも応用で
きる。
第１図は本発明によるＦＥＴの基本構造を示す断面図で
ある。
ある。
Claims (1)
- 電子チャネルとなるＩｎＰ層に接して、ｎ型ＡｌＧａＡ
ｓ層を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020930A JP2680812B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020930A JP2680812B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188973A true JPS63188973A (ja) | 1988-08-04 |
| JP2680812B2 JP2680812B2 (ja) | 1997-11-19 |
Family
ID=12040933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020930A Expired - Fee Related JP2680812B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680812B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037784A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS61156773A (ja) * | 1984-12-27 | 1986-07-16 | Sumitomo Electric Ind Ltd | ヘテロ接合半導体デバイス |
-
1987
- 1987-01-30 JP JP62020930A patent/JP2680812B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037784A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS61156773A (ja) * | 1984-12-27 | 1986-07-16 | Sumitomo Electric Ind Ltd | ヘテロ接合半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680812B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |