JP2786208B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2786208B2 JP2786208B2 JP63244157A JP24415788A JP2786208B2 JP 2786208 B2 JP2786208 B2 JP 2786208B2 JP 63244157 A JP63244157 A JP 63244157A JP 24415788 A JP24415788 A JP 24415788A JP 2786208 B2 JP2786208 B2 JP 2786208B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer layer
- layer
- less
- semiconductor device
- composition ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はInP基板上にエピタキシヤル成長して作成し
たInAlAs/InGaAs系ヘテロ構造電界効果トランジスタの
高抵抗バツフア層の構造に関する。
たInAlAs/InGaAs系ヘテロ構造電界効果トランジスタの
高抵抗バツフア層の構造に関する。
従来、InP基板上に形成されるInxGa1-xAs/InyAl1-yAs
ヘテロ構造FETのInyAl1-yAsバツフア層のIn組成比ｙはI
nP基板に格子整合するように、0.52の値が用いられてい
た。この最近の良い報告例として1988年春季応用物理学
関係連合講演会予稿集30p−ZB−11/III p.1003において
論じられている。
ヘテロ構造FETのInyAl1-yAsバツフア層のIn組成比ｙはI
nP基板に格子整合するように、0.52の値が用いられてい
た。この最近の良い報告例として1988年春季応用物理学
関係連合講演会予稿集30p−ZB−11/III p.1003において
論じられている。
InP基板は1015cm-3程度のｎ形不純物が含まれ半絶縁
化するためにFeがドーピングされている。上記従来技術
ではこの基板上にIn0.52Al0.48Asバツフアー層をエピタ
キシヤル成長すると、このｎ形不純物がエピタキシヤル
層中に拡散し、InyAl1-yAsは1015cm-3前後の電子濃度を
持つｎ形になり、高抵抗になりにくい。従つて、バツフ
アー層リーク電流などの発生により、ｎチヤンネルInxG
a1-xAs/InyAl1-yAs系FETにおいて、ピンチオフ不良、高
周波特性不良を生じるという問題があつた。
化するためにFeがドーピングされている。上記従来技術
ではこの基板上にIn0.52Al0.48Asバツフアー層をエピタ
キシヤル成長すると、このｎ形不純物がエピタキシヤル
層中に拡散し、InyAl1-yAsは1015cm-3前後の電子濃度を
持つｎ形になり、高抵抗になりにくい。従つて、バツフ
アー層リーク電流などの発生により、ｎチヤンネルInxG
a1-xAs/InyAl1-yAs系FETにおいて、ピンチオフ不良、高
周波特性不良を生じるという問題があつた。
本発明の目的は、高抵抗のInyAl1-yAsバツフアー層を
提供することにある。
提供することにある。
上記目的を達成するために、InyAl1-yAsバツフアー層
のIn組成ｙを0.55以上の値とした。
のIn組成ｙを0.55以上の値とした。
また、Inx（GayAl1-y）1-xAs（０≦ｘ≦1,0≦ｙ≦
１）系材料をバッファー層として用いる場合には、In組
成比ｘを１より小さく、Ga組成比ｙを０より大きくし、
かつ5.864Å以下ないし5.880Å以上の格子定数を採用す
る。
１）系材料をバッファー層として用いる場合には、In組
成比ｘを１より小さく、Ga組成比ｙを０より大きくし、
かつ5.864Å以下ないし5.880Å以上の格子定数を採用す
る。
ここで、バツフアー層の不純物含有量は零（真性）又
は1015cm-3以下のｐ形不純物である。
は1015cm-3以下のｐ形不純物である。
InyAl1-yAsのIn組成比ｙを0.55以上にすることによつ
てInyAl1-yAs中にデイーブ・トラツプ・レベル（深い電
子捕獲準位）が発生し、InyAl1-yAs中のｎ形不純物によ
り発生した電子を捕獲し高抵抗になる。
てInyAl1-yAs中にデイーブ・トラツプ・レベル（深い電
子捕獲準位）が発生し、InyAl1-yAs中のｎ形不純物によ
り発生した電子を捕獲し高抵抗になる。
第２図はアンドープInyAl1-yAsバツフアー層中の電子
濃度とｙの関係を示したものである。電子濃度はｙが0.
51以下で急激に、0.53から0.55にかけてゆるやかに減少
している。
濃度とｙの関係を示したものである。電子濃度はｙが0.
51以下で急激に、0.53から0.55にかけてゆるやかに減少
している。
Inx（GayAl1-y）1-xAs系材料によるバツフアー層を用
いた場合では、格子定数で5.864Å以下及び5.880Å以上
の範囲で電子濃度の低下がみられた。
いた場合では、格子定数で5.864Å以下及び5.880Å以上
の範囲で電子濃度の低下がみられた。
なお、当然ながら、これらのバツフアー層にBeやZnな
どのｐ形不純物を1015cm-3以下ドーピングしてもピンチ
オフ特性改善などにおいて効果があるのは接合論上明ら
かである。
どのｐ形不純物を1015cm-3以下ドーピングしてもピンチ
オフ特性改善などにおいて効果があるのは接合論上明ら
かである。
実施例１ 本発明の実施例１の選択ドープヘテロ構造FETを第１
図により説明する。まず参考例として、バッファー層に
In組成比が0.50のアンドープIn0.50Al0.50Asを用いる場
合を説明する。Feドープ半絶縁性InP基板１上に分子線
エピタキシー法によりアンドープIn0.50Al0.50Asバツフ
アー層２を100nm,アンドープIn0.55Ga0.45As層３を50n
m,アンドープIn0.50Al0.50As層４を2nm,Siドープ（２×
1018cm-3）In0.50Al0.5As層５を15nm,アンドープIn0.50
Al0.50As層６を40nm順次成長した。このウエハ上にAuGe
Niオーミツク電極によりソース７とドレイン８を形成
し、更に、0.6μｍ長のAlゲート９を形成した。
図により説明する。まず参考例として、バッファー層に
In組成比が0.50のアンドープIn0.50Al0.50Asを用いる場
合を説明する。Feドープ半絶縁性InP基板１上に分子線
エピタキシー法によりアンドープIn0.50Al0.50Asバツフ
アー層２を100nm,アンドープIn0.55Ga0.45As層３を50n
m,アンドープIn0.50Al0.50As層４を2nm,Siドープ（２×
1018cm-3）In0.50Al0.5As層５を15nm,アンドープIn0.50
Al0.50As層６を40nm順次成長した。このウエハ上にAuGe
Niオーミツク電極によりソース７とドレイン８を形成
し、更に、0.6μｍ長のAlゲート９を形成した。
本実施例によれば、In0.50Al0.50Asバツフアー層２が
高抵抗になり、第３図に示すようなピンチオフ特性の良
好なFETが得られる。一方、バツフアー層に従来のよう
なInPに格子整合するようなIn0.52Al0.48Asを用いた場
合In0.52Al0.48Asは2.5×1015cm-3のｎ形を示し、第４
図に示すようなピンチオフ特性不良を生じた。
高抵抗になり、第３図に示すようなピンチオフ特性の良
好なFETが得られる。一方、バツフアー層に従来のよう
なInPに格子整合するようなIn0.52Al0.48Asを用いた場
合In0.52Al0.48Asは2.5×1015cm-3のｎ形を示し、第４
図に示すようなピンチオフ特性不良を生じた。
第３図の特性を示したトランジスタはfT＝120GHzを示
したが、第４図の特性を示したトランジスタはfT＝20GH
zに留まつた。
したが、第４図の特性を示したトランジスタはfT＝20GH
zに留まつた。
以上の参考例では、In組成比を0.50としたが、0.55以
上にしても良い。
上にしても良い。
実施例２ 第５図は、ｐ−ｉ−ｎ接合形FETの構造で、FeドープI
nP基板10上にアンドープIn0.50（Ga0.20Al0.80）0.50As
バツフアー層11を100nm,SiドープIn0.54Ga0.46As層（ｎ
＝２×1017cm-3）12を100nm、アンドープIn0.50Al0.50A
s層13を40nm,BeドープIn0.50Al0.50As層（ｐ＝５×1018
cm-3）14を10nm,アンドープIn0.50Al0.50As層15を2nm順
次エピタキシヤル成長し、AuGeNi合金でソース電極16,
ドレイン電極17を形成後Alゲート電極（ゲート長0.6μ
ｍ）を形成しFET構造とした。バツフアー層11の格子定
数は5.859Åでキヤリア濃度1012cm-3以下を示し、第３
図と同等の良好なピンチオフ特性が得られた。このトラ
ンジスタはfT＝60GHzの高性能を示している。
nP基板10上にアンドープIn0.50（Ga0.20Al0.80）0.50As
バツフアー層11を100nm,SiドープIn0.54Ga0.46As層（ｎ
＝２×1017cm-3）12を100nm、アンドープIn0.50Al0.50A
s層13を40nm,BeドープIn0.50Al0.50As層（ｐ＝５×1018
cm-3）14を10nm,アンドープIn0.50Al0.50As層15を2nm順
次エピタキシヤル成長し、AuGeNi合金でソース電極16,
ドレイン電極17を形成後Alゲート電極（ゲート長0.6μ
ｍ）を形成しFET構造とした。バツフアー層11の格子定
数は5.859Åでキヤリア濃度1012cm-3以下を示し、第３
図と同等の良好なピンチオフ特性が得られた。このトラ
ンジスタはfT＝60GHzの高性能を示している。
本発明によれば高抵抗バツフアー層が再現性良く得ら
れるので、ピンチオフ特性・高周波特性に優れたトラン
ジスタが作製できる。
れるので、ピンチオフ特性・高周波特性に優れたトラン
ジスタが作製できる。
第１図は本発明の実施例１中の参考例の選択ドープInxG
a1-xAs/InyAl1-yAs FETの縦断面図、第２図はアンドー
プInyAl1-yAs層の電子濃度とIn組成比ｙとの関係を示す
図、第３図は実施例１中の参考例のIn0.50Al0.50Asバツ
フアー層を用いた選択ドープFETの静特性図、第４図は
従来のIn0.52Al0.48Asバツフアー層を用いた選択ドープ
FETの静特性図、第５図は本発明の実施例２のInx（GayA
l1-y）1-xAs pin FETの縦断面図である。 １……FeドープInP基板、２……In0.50Al0.50Asバツフ
ア層、３……In0.55Ga0.45As層、４……In0.50Al0.50As
層、５……SiドープIn0.50Al0.50As層、６……In0.50Al
0.50As層、７……ソース電極、８……ドレイン電極、９
……ゲート電極、10……FeドープInP基板、11……In
0.50（Ga0.20Al0.80）0.50Asバツフアー層、12……Siド
ープIn0.54Ga0.46As層、13……In0.50Al0.50As層、14…
…BeドープIn0.50Al0.50As層、15……In0.50Al0.50As
層、16……ソース電極、17……ドレイン電極、18……ゲ
ート電極。
a1-xAs/InyAl1-yAs FETの縦断面図、第２図はアンドー
プInyAl1-yAs層の電子濃度とIn組成比ｙとの関係を示す
図、第３図は実施例１中の参考例のIn0.50Al0.50Asバツ
フアー層を用いた選択ドープFETの静特性図、第４図は
従来のIn0.52Al0.48Asバツフアー層を用いた選択ドープ
FETの静特性図、第５図は本発明の実施例２のInx（GayA
l1-y）1-xAs pin FETの縦断面図である。 １……FeドープInP基板、２……In0.50Al0.50Asバツフ
ア層、３……In0.55Ga0.45As層、４……In0.50Al0.50As
層、５……SiドープIn0.50Al0.50As層、６……In0.50Al
0.50As層、７……ソース電極、８……ドレイン電極、９
……ゲート電極、10……FeドープInP基板、11……In
0.50（Ga0.20Al0.80）0.50Asバツフアー層、12……Siド
ープIn0.54Ga0.46As層、13……In0.50Al0.50As層、14…
…BeドープIn0.50Al0.50As層、15……In0.50Al0.50As
層、16……ソース電極、17……ドレイン電極、18……ゲ
ート電極。
フロントページの続き (72)発明者 高濱 光治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内田 陽子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭64−66972（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/812
Claims (4)
- 【請求項１】半絶縁性InP基板上に真性又は1015cm-3以
下のｐ形不純物を含むInyAl1-yAs（０≦ｙ≦１）バッフ
ァー層を介してエピタキシャル成長素子部が形成された
InxGa1-xAs/InyAl1-yAs（０≦ｘ≦1,0≦ｙ≦１）系ヘテ
ロ構造電界効果トランジスタにおいて、上記InyAl1-yAs
バッフアー層のIn組成比ｙは0.55以上であることを特徴
とする半導体装置。 - 【請求項２】上記InyAl1-yAsバッフアー層の厚さは、各
ｙにおける転位発生臨界膜厚以下であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】半絶縁性InP基板上に真性又は1015cm-3以
下のｐ形不純物を含むInx（GayAl1-y）1-xAs（０≦ｘ≦
1,0≦ｙ≦１）バッファー層を介してエピタキシャル成
長素子部が形成されたInx（GayAl1-y）1-xAs（０≦ｘ≦
1,0≦ｙ≦１）系ヘテロ構造電界効果トランジスタにお
いて、上記バッファー層のIn組成比ｘは１より小さく、
Ga組成比ｙは０より大きく、かつ格子定数は5.864Å以
下ないし5.880Å以上であることを特徴とする半導体装
置。 - 【請求項４】上記バッフアー層の厚さはその格子定数に
おける転位発生臨界膜厚以下であることを特徴とする請
求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244157A JP2786208B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244157A JP2786208B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294529A JPH0294529A (ja) | 1990-04-05 |
| JP2786208B2 true JP2786208B2 (ja) | 1998-08-13 |
Family
ID=17114612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63244157A Expired - Fee Related JP2786208B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786208B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142808A (ja) * | 1986-12-05 | 1988-06-15 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| JP2600708B2 (ja) * | 1987-09-07 | 1997-04-16 | 富士通株式会社 | ヘテロ接合ｆｅｔ |
-
1988
- 1988-09-30 JP JP63244157A patent/JP2786208B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294529A (ja) | 1990-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| US5837565A (en) | Semiconductor device | |
| KR19980034078A (ko) | 핫 전자 장치(Hot Electron Device) 및 공진 터널링 핫 전자 장치 | |
| JPS6313355B2 (ja) | ||
| US5596211A (en) | Field effect transistor having a graded bandgap InGaAsP channel formed of a two-dimensional electron gas | |
| JP2914049B2 (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| JP3141838B2 (ja) | 電界効果トランジスタ | |
| JP2786208B2 (ja) | 半導体装置 | |
| JPH06188271A (ja) | 電界効果トランジスタ | |
| JP2964637B2 (ja) | 電界効果トランジスタ | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JP3094500B2 (ja) | 電界効果トランジスタ | |
| JPH09237889A (ja) | 半導体結晶積層体及びそれを用いた半導体装置 | |
| JPS6052060A (ja) | 電界効果トランジスタ | |
| JP2800770B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS62298181A (ja) | 半導体装置 | |
| JPH0684959A (ja) | 高電子移動度電界効果半導体装置 | |
| JPH02246344A (ja) | エピタキシヤルウエハ及びその製造方法 | |
| JP2792295B2 (ja) | トンネルトランジスタ | |
| JP2730511B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP2906768B2 (ja) | ヘテロ構造電界効果トランジスタの製造方法 | |
| JP3255973B2 (ja) | 半導体装置 | |
| JPS609174A (ja) | 半導体装置 | |
| JPH04298050A (ja) | 歪付キャリア供給層を有するヘテロ構造素子 | |
| JP2564296B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |