JPS6052060A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はへテロ接合半導体デバイスに関し、特にＩｎＰ
／ＩｎＡβＡＳ 系のへテロ接合を用いた半導体デバイ
スに関する。
／ＩｎＡβＡＳ 系のへテロ接合を用いた半導体デバイ
スに関する。
２つの異種半導体の接合（ヘテロ接合）は、導電帯の底
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したりキャリアを閉じ込める作用があり、高速
デバイスや半導体レーザ等に利用されている。ヘテロ接
合の特性は接合する２種の半導体のエネルギ・バンド構
造（エネルギ・バンド・ギャップ、電子親和度）により
著しく異なる。
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したりキャリアを閉じ込める作用があり、高速
デバイスや半導体レーザ等に利用されている。ヘテロ接
合の特性は接合する２種の半導体のエネルギ・バンド構
造（エネルギ・バンド・ギャップ、電子親和度）により
著しく異なる。
従来高速デバイスに用いられてきた代表的なヘテロ接合
はＧａＡ、８／ＡｅＧａＡｓ系であり、ＧＣＬＡＳＭＥ
ＳＦＥＴ以上の高速動作を与えるが、動作層のＧａＡｓ
内でキャリアがＦ谷（主バンド）からＬ谷（サブバンド
）へ遷移しやすいため約３ＫＶ／ｃＩｎ以上の電界で負
性微分移動度を伴う谷間散乱が起こり、パリスティック
デバイスや高移動度能動デバイスを実現する上で問題が
あった。
はＧａＡ、８／ＡｅＧａＡｓ系であり、ＧＣＬＡＳＭＥ
ＳＦＥＴ以上の高速動作を与えるが、動作層のＧａＡｓ
内でキャリアがＦ谷（主バンド）からＬ谷（サブバンド
）へ遷移しやすいため約３ＫＶ／ｃＩｎ以上の電界で負
性微分移動度を伴う谷間散乱が起こり、パリスティック
デバイスや高移動度能動デバイスを実現する上で問題が
あった。
したがって本発明の目的はＧａＡｓ ／Ａ、ｐＧａＡｓ
系およびＩｎＧａＡｓ系へテロ接合デバイスの問題点を
解決した高速デバイスを提供することにあり、この目的
は本発明においてＩｎＰとＡβｘ Ｉ ｎｌ−エＡｓ（
ｘ中０．４８ ）とのへテロ接合を用いた半導体デバイ
スによって解決される。
系およびＩｎＧａＡｓ系へテロ接合デバイスの問題点を
解決した高速デバイスを提供することにあり、この目的
は本発明においてＩｎＰとＡβｘ Ｉ ｎｌ−エＡｓ（
ｘ中０．４８ ）とのへテロ接合を用いた半導体デバイ
スによって解決される。
本発明はＧａＡ ｓの代わりにＩｎＰを用いる。第１図
に示すように、ＧａＡｓ とＩｎＰのエネルギバンド構
造は類似するが、ＩｎＰの△Ｅ ｒＬ−は０．５８ ｅ
ＶとＧａＡｓのそれの０．３１ ｅＶに比べてかなり太
きい。
に示すように、ＧａＡｓ とＩｎＰのエネルギバンド構
造は類似するが、ＩｎＰの△Ｅ ｒＬ−は０．５８ ｅ
ＶとＧａＡｓのそれの０．３１ ｅＶに比べてかなり太
きい。
このことから、負性抵抗が現われるＩｎＰのしきい電界
はＧａＡｓに比べて約３倍太きい。筐だ、第２図に示す
ように、電子の速度の電界強度依存性はＩｎＰの方がＧ
ａＡｓに比べてそのピーク電子速度は大きいことがわか
る。さてＩｎＰを動作層、すなわち実際にキャリアが走
行する層として用いるためには、ＩｎＰと接合する他方
の半導体が電子親和度はＩｎＰより小さいが禁制帯幅は
ＩｎＰより大きくかつＩｎＰに格子整合したものでなけ
ればならない。
はＧａＡｓに比べて約３倍太きい。筐だ、第２図に示す
ように、電子の速度の電界強度依存性はＩｎＰの方がＧ
ａＡｓに比べてそのピーク電子速度は大きいことがわか
る。さてＩｎＰを動作層、すなわち実際にキャリアが走
行する層として用いるためには、ＩｎＰと接合する他方
の半導体が電子親和度はＩｎＰより小さいが禁制帯幅は
ＩｎＰより大きくかつＩｎＰに格子整合したものでなけ
ればならない。
（３）
本発明による３元混晶Ａｌ）１１ｎ＋ ＩＡｓ（ｘ ＝
６−０．４８ ）はこれらの条件を満足した材料である
。即ちＡＩＩＪｎ＋ ｚＡ８ （ｘ 中０．４８）のエ
ネルギバンドギャップは、１．４９ ｅＶであり（Ｉｎ
Ｐはｔ、５５ｅＶ）格子定数はＩｎＰに等しい５．８ｒ
Ａである。捷たＡ、ｕ ／ＩｎＰ％Ａ、ｕ乙１ ｎｏ３
２ Ａ、ｅｏ４Ｂ Ａｓのショットキバリア障壁の高さ
がそれぞれ０．４９ ｅＶ、 ０．８ ｅＶであること
、ＪｎＯ，５３ＧａＯ，４１Ａｓ／ＩｎＰ、Ｉｎ６５２
Ａｅｏ４ｓＡｓ／Ｉｎｏ、５３Ｇ（Ｌｏ４．７ Ａｓの
へテロ接合の導電帯底のエネルギの不連続性がそれぞれ
２００ｍｅＶ、３ｏｏ〜６ｏｏｍｅＶであることから、
Ｉｎ、ｚＡｅｚＡ、ｓ ／ ＩｎＰ （ｘ ＝０．４８
）の導電帯底エネルギの不連続性は約３００ｍｅＶ で
あると考えられる。
６−０．４８ ）はこれらの条件を満足した材料である
。即ちＡＩＩＪｎ＋ ｚＡ８ （ｘ 中０．４８）のエ
ネルギバンドギャップは、１．４９ ｅＶであり（Ｉｎ
Ｐはｔ、５５ｅＶ）格子定数はＩｎＰに等しい５．８ｒ
Ａである。捷たＡ、ｕ ／ＩｎＰ％Ａ、ｕ乙１ ｎｏ３
２ Ａ、ｅｏ４Ｂ Ａｓのショットキバリア障壁の高さ
がそれぞれ０．４９ ｅＶ、 ０．８ ｅＶであること
、ＪｎＯ，５３ＧａＯ，４１Ａｓ／ＩｎＰ、Ｉｎ６５２
Ａｅｏ４ｓＡｓ／Ｉｎｏ、５３Ｇ（Ｌｏ４．７ Ａｓの
へテロ接合の導電帯底のエネルギの不連続性がそれぞれ
２００ｍｅＶ、３ｏｏ〜６ｏｏｍｅＶであることから、
Ｉｎ、ｚＡｅｚＡ、ｓ ／ ＩｎＰ （ｘ ＝０．４８
）の導電帯底エネルギの不連続性は約３００ｍｅＶ で
あると考えられる。
以下添付図面を参照して本発明の具体的な実施例を述べ
る。
る。
第３図には本発明による変調ドーピングショットキゲー
ト電界効果トランジスタ（ＭＥＳＦＥＴ ＞の実施例の
断面構造を示す。第３図において、半絶縁性ＩｎＰ基板
１１上に、アンドープＩｎＰ層１２．０〜２００Ａのア
ンドープＡＥ７．Ｉｎ、ｚＡ、ｓ （ｘ ＝（４） ０．４８ ）層１３、Ｓｉ ドープによる厚さ５００〜
１０００Ａの１． ｘ １０１８’／ｃｍ３のｎ」−型
ＡｅｚＩｎｌ ｚＡｓ （ｘ中０．４８）層１４を例え
ば分子線エピタキシャル法により順次成長させ、このｎ
十型、４／？よＩｎ、−よＡｓ層１４上にＡｅのショッ
トキゲート電極１５とゲート電極１５の両側にＡｕＧｅ
Ｎｉのオーミック電極１６．１７とを設けた構造である
。第４図に示すように、ＩｎＰとＡｅｚｌｎ、ＺＡ８（
Ｘ中０．４８）との導電帯の底の不連続性のためにヘテ
ロ界面のＩｎ、Ｐ側に電子の蓄積が起こる。すなわち、
ＩｎＰの電子親和度が太きいためｎ十型ＡＡ２．Ｉｎｌ
ｚＡｓ （ｘ 中Ｑ ４８ ）層内のドナーにより供
給された電子がＩｎＰ側に引きつけられて電子蓄積層が
形成される。
ト電界効果トランジスタ（ＭＥＳＦＥＴ ＞の実施例の
断面構造を示す。第３図において、半絶縁性ＩｎＰ基板
１１上に、アンドープＩｎＰ層１２．０〜２００Ａのア
ンドープＡＥ７．Ｉｎ、ｚＡ、ｓ （ｘ ＝（４） ０．４８ ）層１３、Ｓｉ ドープによる厚さ５００〜
１０００Ａの１． ｘ １０１８’／ｃｍ３のｎ」−型
ＡｅｚＩｎｌ ｚＡｓ （ｘ中０．４８）層１４を例え
ば分子線エピタキシャル法により順次成長させ、このｎ
十型、４／？よＩｎ、−よＡｓ層１４上にＡｅのショッ
トキゲート電極１５とゲート電極１５の両側にＡｕＧｅ
Ｎｉのオーミック電極１６．１７とを設けた構造である
。第４図に示すように、ＩｎＰとＡｅｚｌｎ、ＺＡ８（
Ｘ中０．４８）との導電帯の底の不連続性のためにヘテ
ロ界面のＩｎ、Ｐ側に電子の蓄積が起こる。すなわち、
ＩｎＰの電子親和度が太きいためｎ十型ＡＡ２．Ｉｎｌ
ｚＡｓ （ｘ 中Ｑ ４８ ）層内のドナーにより供
給された電子がＩｎＰ側に引きつけられて電子蓄積層が
形成される。
この電子蓄積層がソースドレイン間の電気伝導に寄与す
るわけであるが、ＩｎＰ層には不純物をドープしていな
いためにイオン化不純物散乱が少なくなり、特にイオン
化不純物散乱が支配的になる低温でこの効果は大きく高
電子移動度が得られる。
るわけであるが、ＩｎＰ層には不純物をドープしていな
いためにイオン化不純物散乱が少なくなり、特にイオン
化不純物散乱が支配的になる低温でこの効果は大きく高
電子移動度が得られる。
これと同様の原理、即ちキャリヤが発生するドー（５）
プ領域と実際にキャリヤが動き回るアンドープ領域とを
空間的に分離したＦＥＴとしては、従来Ｇ（ＬＡ８ ／
Ａ８ＧａＡ、ｓヘテロ接合を用いたものが知られている
。しかしアンドープＧａＡｓ動作層においてキャリヤが
有効質量の小さいＦ谷から有効質量の大きいＬ谷へ遷移
してし甘うため負性微分移動度が現われる。−ｊ！、た
Ｉｎｏ、ｙ ２ Ａ８ｏ４８Ａｓ ／Ｉ ｎｏ、ｓ ３
Ｇ（Ｌｏ４７Ａｓヘテロ界面を用いたＦｇＴが最近提案
されているが、ＩｎＧａＡｓにおいてもＧａＡｓ と同
様に負性抵抗の現われるしきい電界が３〜４ ＫＪＩ／
ｌｓと低く、低電界移動度の特徴が高電界で有効に利用
され得ない。またＩｎＱ、５３Ｇａｏ、４７Ａｓ混晶中
での合金散乱の影響もデバイス応用上問題がある。本発
明によるＦＥＴでは動作層にＩｎＰを用いているために
合金散乱の問題はなく、１だ前述のようにＩｎＰＩｉＧ
ａＡｓに比べてしきい電界が高くかつピーク電子速度が
太きいため印加電圧が高くとれ高出力および高速動作が
可能である。
空間的に分離したＦＥＴとしては、従来Ｇ（ＬＡ８ ／
Ａ８ＧａＡ、ｓヘテロ接合を用いたものが知られている
。しかしアンドープＧａＡｓ動作層においてキャリヤが
有効質量の小さいＦ谷から有効質量の大きいＬ谷へ遷移
してし甘うため負性微分移動度が現われる。−ｊ！、た
Ｉｎｏ、ｙ ２ Ａ８ｏ４８Ａｓ ／Ｉ ｎｏ、ｓ ３
Ｇ（Ｌｏ４７Ａｓヘテロ界面を用いたＦｇＴが最近提案
されているが、ＩｎＧａＡｓにおいてもＧａＡｓ と同
様に負性抵抗の現われるしきい電界が３〜４ ＫＪＩ／
ｌｓと低く、低電界移動度の特徴が高電界で有効に利用
され得ない。またＩｎＱ、５３Ｇａｏ、４７Ａｓ混晶中
での合金散乱の影響もデバイス応用上問題がある。本発
明によるＦＥＴでは動作層にＩｎＰを用いているために
合金散乱の問題はなく、１だ前述のようにＩｎＰＩｉＧ
ａＡｓに比べてしきい電界が高くかつピーク電子速度が
太きいため印加電圧が高くとれ高出力および高速動作が
可能である。
第５図には本発明による実空間遷移型半導体素子の実施
例の断面構造を示す。第５図において、（６） 半絶縁性Ｉｎ、Ｐ基板２１上にＡｔ）ｚｌｎ＋ −、ｒ
；Ａｓ （ｘ ＝０．４．８ ）層２２とＩｎ、Ｐ層２
３とを交互に積層成長畑せる。この実施例ではダブルへ
テロ接合を繰り返した多重積層構造であるが、単一へテ
ロ接合の単一積層構造でもよい。２４．２５はへテロ界
面に略垂直に設けられたオーミック電極である。前述と
同様に各ヘテロ界面のＩｎＰ側に電子蓄積層が形成され
る。オーミック電極２４．２５間に電界を印加すると、
Ｉｎ、Ｐ中の電子は加速されてホットエレクトロンとな
るが、ＩｎＰ中の上の谷（Ｌ谷）に遷移する前にＭ工Ｉ
ｎ、、ｚＡｓ層中に散乱される。
例の断面構造を示す。第５図において、（６） 半絶縁性Ｉｎ、Ｐ基板２１上にＡｔ）ｚｌｎ＋ −、ｒ
；Ａｓ （ｘ ＝０．４．８ ）層２２とＩｎ、Ｐ層２
３とを交互に積層成長畑せる。この実施例ではダブルへ
テロ接合を繰り返した多重積層構造であるが、単一へテ
ロ接合の単一積層構造でもよい。２４．２５はへテロ界
面に略垂直に設けられたオーミック電極である。前述と
同様に各ヘテロ界面のＩｎＰ側に電子蓄積層が形成され
る。オーミック電極２４．２５間に電界を印加すると、
Ｉｎ、Ｐ中の電子は加速されてホットエレクトロンとな
るが、ＩｎＰ中の上の谷（Ｌ谷）に遷移する前にＭ工Ｉ
ｎ、、ｚＡｓ層中に散乱される。
ＢＪｎ、Ｉ−！ＡＳ中では電子の移動度はＩｎＰ中より
も小さいために負性微分抵抗が生じる。電子の遷移時間
は横方向の長さで決凍るため、ガンダイオードより高周
波での動作が期待できる。従来この型の半導体素子とし
ては、 Ｇａ、Ａ、５−Ａ（ＪＧａＡｓへテロ界面を用
いたものが仰られている。ところがＧａＡｓではＦ谷と
Ｌ谷間のエネルギ差△ＥｒＬが０．３１ｅＶと比較的小
さいため、ホットエレクトロンがＡｐ、Ｇａ、、ＡＳ
中に散乱する前にＬ谷に遷移しゃ（７） ずい。したがって、負性微分抵抗は得られてもそれはガ
ン効果によるものであり、純粋な実空間遷・ 移による
負性微分抵抗という現象は実現し難かった。これに比べ
本発明によるＩｎＰ／Ａ、（ＪｚＩｎ、−エＡ、５（ｚ
＝０．４８）へテロ接合を用いたものではＩｎＰの△Ｅ
ｒＬが０．５３ ｅＶ と太きいため、ＩｎＰ中のホッ
トエレクトロンがＡｅ工Ｉｎ、Ｚ、４．９に散乱する前
にＬ谷へ遷移するという現象が起こりにくく、高電界で
純粋な実空間遷移による負性微分抵抗が得られる。なお
変調ドーピング法によりアンドープよい。
も小さいために負性微分抵抗が生じる。電子の遷移時間
は横方向の長さで決凍るため、ガンダイオードより高周
波での動作が期待できる。従来この型の半導体素子とし
ては、 Ｇａ、Ａ、５−Ａ（ＪＧａＡｓへテロ界面を用
いたものが仰られている。ところがＧａＡｓではＦ谷と
Ｌ谷間のエネルギ差△ＥｒＬが０．３１ｅＶと比較的小
さいため、ホットエレクトロンがＡｐ、Ｇａ、、ＡＳ
中に散乱する前にＬ谷に遷移しゃ（７） ずい。したがって、負性微分抵抗は得られてもそれはガ
ン効果によるものであり、純粋な実空間遷・ 移による
負性微分抵抗という現象は実現し難かった。これに比べ
本発明によるＩｎＰ／Ａ、（ＪｚＩｎ、−エＡ、５（ｚ
＝０．４８）へテロ接合を用いたものではＩｎＰの△Ｅ
ｒＬが０．５３ ｅＶ と太きいため、ＩｎＰ中のホッ
トエレクトロンがＡｅ工Ｉｎ、Ｚ、４．９に散乱する前
にＬ谷へ遷移するという現象が起こりにくく、高電界で
純粋な実空間遷移による負性微分抵抗が得られる。なお
変調ドーピング法によりアンドープよい。
第６図には本発明によるバイポーラへテロ接合トランジ
スタの実施例を示す。第６図において、ｎｌ−型１ｎＰ
基板（ｎ＝２ ｘ １０１８！／ｃ−Ｉｒ７′） ３１
上に０．５ ｔｌｒｎ厚のｎ−型ＩｎＰ ：７レクタ層
（ＩＸ１０１６胃）３２．５００Ａ厚のｐ十型（１ｘ
１０＋。
スタの実施例を示す。第６図において、ｎｌ−型１ｎＰ
基板（ｎ＝２ ｘ １０１８！／ｃ−Ｉｒ７′） ３１
上に０．５ ｔｌｒｎ厚のｎ−型ＩｎＰ ：７レクタ層
（ＩＸ１０１６胃）３２．５００Ａ厚のｐ十型（１ｘ
１０＋。
Ｖｃｒｒｔ”） ＩｎＰベース層３３．０．２ｐｒｎ厚
のｎ型（２ｘ １０１７ＶｃＴｉ″）Ａｐ、Ｊｎ、 −
ｘＡｓ （ｘ中０．４８）１ミ（８） ツタ層３４．０．２ミ１ｍ厚のｎ＋型（ＩＸ１０１９！
／ｃ７ｎ３） ＩｎＰキャップ層３５を備えた構造であ
る。
のｎ型（２ｘ １０１７ＶｃＴｉ″）Ａｐ、Ｊｎ、 −
ｘＡｓ （ｘ中０．４８）１ミ（８） ツタ層３４．０．２ミ１ｍ厚のｎ＋型（ＩＸ１０１９！
／ｃ７ｎ３） ＩｎＰキャップ層３５を備えた構造であ
る。
この構造のトランジスタは、ベース、コレクタの動作層
で大きな電流密度が得られ、ｇゆが大きいこと、ファン
アウト依存性が小さいこと、ｊｉｉＪＪ作振幅が小振幅
ことなどの利点がある。またベース層の厚さをサブ・ミ
クロンまで縮小できるとパリスティック動作又は電子速
度のオーバーシュート効果が可能である。
で大きな電流密度が得られ、ｇゆが大きいこと、ファン
アウト依存性が小さいこと、ｊｉｉＪＪ作振幅が小振幅
ことなどの利点がある。またベース層の厚さをサブ・ミ
クロンまで縮小できるとパリスティック動作又は電子速
度のオーバーシュート効果が可能である。
従来知られているＧａＡｓ ／Ａ（ＪｘＧＪ 、ｘＡｓ
系のバイポーラ・ヘテロ接合トランジスタではベース層
に 。
系のバイポーラ・ヘテロ接合トランジスタではベース層
に 。
ＧａＡ ｓを用いているため前述したようにＦ谷とＬ谷
間のエネルギー差△”ｒ ＴＪが比較的小さく、帯間フ
ォノン散乱が生起しやすい。これに比べ不発―によるト
ランジスタではＩｎＰを動作層として用いており△Ｅｒ
Ｔｌ が大きいので、ベース領域で帯間フォノン散乱さ
れずにパリスティック動作層たは電子速度の牙−バーシ
ュート動作が起こりやすい。
間のエネルギー差△”ｒ ＴＪが比較的小さく、帯間フ
ォノン散乱が生起しやすい。これに比べ不発―によるト
ランジスタではＩｎＰを動作層として用いており△Ｅｒ
Ｔｌ が大きいので、ベース領域で帯間フォノン散乱さ
れずにパリスティック動作層たは電子速度の牙−バーシ
ュート動作が起こりやすい。
このため超高速のトランジスタが実現できる。
以上のように、本発明によるＩｎＰ／ＡｅＪｎ、ｚＡｓ
（９） −− （Ｘ中０．４．８ ）へテロ接合を用いた種々のデバイ
スは、従来のデバイスに比べて動作速度が高いため、覗
在ＦＥＴ、ＩＣ、ガンダイオード等が用いられているあ
らゆる分野に用いることができ、その産業上の利用価値
は極めて大きく特に高速処理が必要な分野、例えば計算
機のＣＰＵ、メモリ、画像処理等での利用が期待できる
。甘たＩｎＰを用いるとしきい電界が高いことから動作
電子を高くとれ、高出力マイクロデバイスとしても本発
明のへテロ接合は応用可能である。
（９） −− （Ｘ中０．４．８ ）へテロ接合を用いた種々のデバイ
スは、従来のデバイスに比べて動作速度が高いため、覗
在ＦＥＴ、ＩＣ、ガンダイオード等が用いられているあ
らゆる分野に用いることができ、その産業上の利用価値
は極めて大きく特に高速処理が必要な分野、例えば計算
機のＣＰＵ、メモリ、画像処理等での利用が期待できる
。甘たＩｎＰを用いるとしきい電界が高いことから動作
電子を高くとれ、高出力マイクロデバイスとしても本発
明のへテロ接合は応用可能である。
第１図（ａ）、 （ｂ）はそれぞれＧａＡｓ、 Ｉｎｐ
のエネルギバンド構造図である。 第２図は、ＧａＡｓ、 ＩｎＰ の電子速度の電界強度
依存性を示す図である。 第３図は、本発明によるＩｎＰ／ ＡＵＪｎ、、ｇＡｓ
（Ｘ中０．４８ ）の界面を用いた変調ドープ電界効果
トランジスタの断面図である。 第４図は、ＩｎＰ／ ＡｅｚＩｎ、−ｘＡｓ （ｚ＝ｏ
、４８ ）へテロ界面でのエネルギバンド図である。 （ｌＯ） 第５図は、本発明によるＩｎ、Ｐ／ＡＥｘｌｎ、ｚＡ、
ｓ（Ｘ中（１，４８）へテロ界面を用いた実空間遷移型
半導体素子の断面構造図である。 第６図は、ベース層にＩｎＰ、エミツタ層にＡｔ３Ｊｎ
、ｚＡｓ （ｘ ＝ ０．４．８ ）を用いた本発明に
よるバイポーラ・ヘテロ接合トランジスタの断面構造図
である。 １１は、半絶縁性１ｎＰ基板 １２は、アンドープＩｎ、Ｐ層 １３は、５０Ａ〜１００ＡのアンドープＡ、ＩＩＪｎ、
、 ｚＡｓ （ｘ ＝ Ｑ、４３ ）層１４は、５００
Ａ〜１０００ＡのＳｉ ドープ（Ｉ Ｘ Ｉ ＯＩ８′
／Ｃ１ｎ５） ｎ十型ＡＥ工Ｉｎ、、Ａｓ （ｚ６０．
４．８）層 １５は、ＡＡのゲート電極 １６．１’Ｎオ、ＡｑｔＧｅＮｉオーミック電極２１は
、半絶縁性ＩｎＰ基板 ２２は、ＡｅヨＩｎ、ｚＡｓ （Ｚ 中０．４８ ）層
２３は、Ｉｎ、Ｐ層 ２４．２５は５オーミツク電極 ３１は、ｎ十型１ｎＰ基板（ｔ＞＝２ Ｘ １０１８Ｖ
ｃゴ）３２は、０．５μｎＬ厚ｎ−型１ｎｌ’ｔＶクタ
層（１ｘ １０１６！／ｃ＋＋ｒ） ３３は、５００ ＡＮｐ十型Ｉη、Ｐベース層（１ｘ１
０＋ｏ 蚤が） ３４は、０，２／１ｍ厚のｎ型Ａ９Ｊｎ＋ ｘＡｓ （
Ｚ−４＝０．４８ ）エミツタ層（２Ｘ１０”Ｚ菊３）
３５は、０．２μｍ厚のｎ十型１ｎ、Ｐキャラプ層（Ｉ
ＸＩＯ菫９ ！／ｃｍ”） 特許出願人 井 上 正 崇 （α） ＊／図 ｔｂ） 犀、２凹 ＊ Ｊ’ｆ （ｋＶｋｒｎ） Ｌ３ 図 毛ｄ−図
のエネルギバンド構造図である。 第２図は、ＧａＡｓ、 ＩｎＰ の電子速度の電界強度
依存性を示す図である。 第３図は、本発明によるＩｎＰ／ ＡＵＪｎ、、ｇＡｓ
（Ｘ中０．４８ ）の界面を用いた変調ドープ電界効果
トランジスタの断面図である。 第４図は、ＩｎＰ／ ＡｅｚＩｎ、−ｘＡｓ （ｚ＝ｏ
、４８ ）へテロ界面でのエネルギバンド図である。 （ｌＯ） 第５図は、本発明によるＩｎ、Ｐ／ＡＥｘｌｎ、ｚＡ、
ｓ（Ｘ中（１，４８）へテロ界面を用いた実空間遷移型
半導体素子の断面構造図である。 第６図は、ベース層にＩｎＰ、エミツタ層にＡｔ３Ｊｎ
、ｚＡｓ （ｘ ＝ ０．４．８ ）を用いた本発明に
よるバイポーラ・ヘテロ接合トランジスタの断面構造図
である。 １１は、半絶縁性１ｎＰ基板 １２は、アンドープＩｎ、Ｐ層 １３は、５０Ａ〜１００ＡのアンドープＡ、ＩＩＪｎ、
、 ｚＡｓ （ｘ ＝ Ｑ、４３ ）層１４は、５００
Ａ〜１０００ＡのＳｉ ドープ（Ｉ Ｘ Ｉ ＯＩ８′
／Ｃ１ｎ５） ｎ十型ＡＥ工Ｉｎ、、Ａｓ （ｚ６０．
４．８）層 １５は、ＡＡのゲート電極 １６．１’Ｎオ、ＡｑｔＧｅＮｉオーミック電極２１は
、半絶縁性ＩｎＰ基板 ２２は、ＡｅヨＩｎ、ｚＡｓ （Ｚ 中０．４８ ）層
２３は、Ｉｎ、Ｐ層 ２４．２５は５オーミツク電極 ３１は、ｎ十型１ｎＰ基板（ｔ＞＝２ Ｘ １０１８Ｖ
ｃゴ）３２は、０．５μｎＬ厚ｎ−型１ｎｌ’ｔＶクタ
層（１ｘ １０１６！／ｃ＋＋ｒ） ３３は、５００ ＡＮｐ十型Ｉη、Ｐベース層（１ｘ１
０＋ｏ 蚤が） ３４は、０，２／１ｍ厚のｎ型Ａ９Ｊｎ＋ ｘＡｓ （
Ｚ−４＝０．４８ ）エミツタ層（２Ｘ１０”Ｚ菊３）
３５は、０．２μｍ厚のｎ十型１ｎ、Ｐキャラプ層（Ｉ
ＸＩＯ菫９ ！／ｃｍ”） 特許出願人 井 上 正 崇 （α） ＊／図 ｔｂ） 犀、２凹 ＊ Ｊ’ｆ （ｋＶｋｒｎ） Ｌ３ 図 毛ｄ−図
Claims (4)
- （１） ＩｎＰとＡｅＪｎ、、ＡＢＣＺ中０．４．８）
とのへテロ接合を用いた半導体デバイス。 - （２）半絶縁性Ｉｎ、Ｐ基板上のアンドープＩｎＰ層と
、該ＩｎＰ層上のｎ十型１ｎ１ｚルしＡ、ｓ （ｚ＋０
．４８ ）層とを備え、前記ｎ十型Ｉｎ、ｚＡ、！ｌよ
４８層の離隔した２領域にソースおよびドレイン用のオ
ーミック電極をそれぞれ設け、これら電極間にゲート用
のショットキ電極を設けた電界効果トランジスタ。 - （３）半絶縁性Ｉｎ、Ｐ基板上にＡＥｚｌｎ＋ ｘＡ、
ｓ （ｘ 中０．４８ ）とＩｎＰとの単−筐たけ多重
の積層を有し、該積層の両側面にオーミック電極を設け
た半導体素子。 - （４）ｎ十型１ｎＰ基板上にルー型ＩｎＰコレクタ層、
ｐ十型１ｎＰベース層、該ベース層上にｎ、型Ａｔ３Ｊ
ｎ１−２．Ａｓ （ｘ中０．４８ ）エミツタ層を備え
たことを特徴とするバイポーラへテロ接合トランジスタ
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980083A JPS6052060A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタ |
| CA000461967A CA1215181A (en) | 1983-08-31 | 1984-08-28 | Heterojunction semiconductor device |
| EP19840305925 EP0136108B1 (en) | 1983-08-31 | 1984-08-30 | Heterojunction semiconductor device |
| DE8484305925T DE3472039D1 (en) | 1983-08-31 | 1984-08-30 | Heterojunction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980083A JPS6052060A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052060A true JPS6052060A (ja) | 1985-03-23 |
| JPH0354466B2 JPH0354466B2 (ja) | 1991-08-20 |
Family
ID=15701530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15980083A Granted JPS6052060A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0136108B1 (ja) |
| JP (1) | JPS6052060A (ja) |
| CA (1) | CA1215181A (ja) |
| DE (1) | DE3472039D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135573U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH02135574U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
| CN116741813A (zh) * | 2023-08-15 | 2023-09-12 | 合肥仙湖半导体科技有限公司 | 一种交叉增强型GaN HEMT器件及其制备工艺 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3630282A1 (de) * | 1986-09-05 | 1988-03-17 | Licentia Gmbh | Halbleiteranordnung |
| US4855797A (en) * | 1987-07-06 | 1989-08-08 | Siemens Corporate Research And Support, Inc. | Modulation doped high electron mobility transistor with n-i-p-i structure |
| US9793430B1 (en) * | 2016-05-09 | 2017-10-17 | Qatar University | Heterojunction schottky gate bipolar transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696884A (en) * | 1980-12-12 | 1981-08-05 | Semiconductor Res Found | Hetero-junction of 3-5 compound semiconductor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4257055A (en) * | 1979-07-26 | 1981-03-17 | University Of Illinois Foundation | Negative resistance heterojunction devices |
| FR2489045A1 (fr) * | 1980-08-20 | 1982-02-26 | Thomson Csf | Transistor a effet de champ gaas a memoire non volatile |
| FR2492167A1 (fr) * | 1980-10-14 | 1982-04-16 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
-
1983
- 1983-08-31 JP JP15980083A patent/JPS6052060A/ja active Granted
-
1984
- 1984-08-28 CA CA000461967A patent/CA1215181A/en not_active Expired
- 1984-08-30 DE DE8484305925T patent/DE3472039D1/de not_active Expired
- 1984-08-30 EP EP19840305925 patent/EP0136108B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696884A (en) * | 1980-12-12 | 1981-08-05 | Semiconductor Res Found | Hetero-junction of 3-5 compound semiconductor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135573U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH02135574U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
| CN116741813A (zh) * | 2023-08-15 | 2023-09-12 | 合肥仙湖半导体科技有限公司 | 一种交叉增强型GaN HEMT器件及其制备工艺 |
| CN116741813B (zh) * | 2023-08-15 | 2023-10-31 | 合肥仙湖半导体科技有限公司 | 一种交叉增强型GaN HEMT器件及其制备工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1215181A (en) | 1986-12-09 |
| EP0136108B1 (en) | 1988-06-08 |
| DE3472039D1 (en) | 1988-07-14 |
| JPH0354466B2 (ja) | 1991-08-20 |
| EP0136108A1 (en) | 1985-04-03 |
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