JP2800770B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Description
導体を用いた電界効果トランジスタ及びその製造方法に
関するものであり、さらに詳しくはコンプリメンタリ素
子に適用するpチャンネル電界効果トランジスタに適用
して好適な電界効果トランジスタ及びその製造方法に関
するものである。
族化合物半導体を用いたMESFETや高電子移動度ト
ランジスタ(HEMT)等の電界効果トランジスタ(F
ET)は、高周波デバイスや低雑音デバイスに広く応用
されている。また最近では、その低消費電力性が注目さ
れ、光通信用ICとしても用いられている。特に化合物
半導体でコンプリメンタリ回路を構成した場合には、シ
リコンCMOSの性能をはるかに上回る高速、低消費電
力回路が期待でき、各所で開発が盛んに行われている。
上である。たとえば、GaAsの場合、電子の移動度は
Siと比較して数倍速いが、ホールの移動度はSiとほ
とんど変わらないため、移動度向上の工夫が必要とな
る。その一つは、2次元電子ガスを用いるHEMTと同
様に、ヘテロ接合を形成して2次元ホールガスを発生さ
せ、これを利用する方法である。実際にJ.K.Abr
okwahらや田川らがこの構造でpチャンネル素子作
製を試みている。なお、Abrokwahらのデバイス
構造は、i−AlGaAs/i−InGaAsによるM
ISFET(Metal-Insulater-Semiconductor FET)
であり、田川らはp−AlGaAs/InGaAsで構
成されるpチャンネルHFET(HeterojunctionFE
T)である。これらの構造をとることにより、ホ−ル移
動度の向上とgmの向上を報告している。(J.K.Abrokw
ah et al. GaAS IC Symposium Digest p127,1993:田川
ら、1994年春季応用物理学予稿集 NO.3 p11
87)。
もある。すなわちGaAsに対してInGaAsは格子
定数が大きいため、In組成を大きくしてGaAs上に
成長すると、GaAsと歪応力を発生する。このような
歪層にp型ドーパントを添加すると、バンドの構造変化
により、p型不純物の移動度が向上するのである。この
性質を利用して、歪チャンネルにドーピングしたデバイ
スも作製されている。(P.P.Ruden et al.IEEE Transac
tion on Electron Devices Vol.36 p2371,1989)
では、次のような問題がある。まず、2次元ホールガス
を利用するHFETでは、ホ−ル供給層としてAlGa
As層にドーピングしてあるため、ゲートリークが起こ
りやすい構造になっている。MISFETではAlGa
As層はバリア層としてノンドープにしてあるので、ゲ
ートリークは少ないが、チャンネルにドーピングされて
いないため、電流駆動能力が落ちるという問題がある。
また歪チャンネルにドーピングするデバイスも含めて、
従来例のデバイスではバリア層の抵抗が高いため、ソー
ス抵抗Rsが極めて大きくなるという問題がある。
チャンネル電界効果トランジスタとその製造方法を提供
することにある。
ジスタは、III −V族化合物半導体基板を用いており、
ゲート電極下にバリア層とチャンネル層とが積層状態に
形成されており、前記バリア層はチャンネル層を構成す
る半導体層より禁制帯幅が大きく、不純物を添加しない
半導体層で形成され、かつソース、ドレイン領域は高濃
度半導体層で形成されることを特徴とする。ここで、バ
リア層にはホール供給層としての不純物が1原子面もし
くはその近傍に添加された構成とされる。
体基板上にバッファ層となる半導体層と、チャンネル層
となる高純度半導体層と、チャンネル層よりも禁制帯幅
が大きいバリア層となる半導体層とを順次エピタキシャ
ル成長する工程と、バリア層の表面上にマスクを形成
し、このバリア層およびチャンネル層をゲート部分を残
して選択的に除去する工程と、この除去部分に有機金属
分子線エピタキシャル法を用いた選択成長法により高濃
度不純物半導体層を形成する工程と、バリア層の表面の
ゲート部分にゲート電極を形成する工程と、前記高濃度
不純物半導体層の表面にそれぞれソース、ドレインの各
電極を形成する工程とを含んでいる。ここで、バリア層
には、1原子面もしくはその近傍に不純物を添加する。
参照して説明する。図1は本発明の電界効果トランジス
タの第1の実施形態を示す構成断面図である。同図にお
いて、半絶縁性GaAs基板10上にi−GaAs(3
00nm)からなるバッファ層11が形成されており、
このバッファ層11上に高純度i−GaAs層(15n
m)からなるチャンネル層12が形成されている。さら
に、この上にi−Al0.8 Ga0.2 As(30nm)か
らなるバリア層13が形成されている。そして、このバ
リア層13の表面上にWSiからなるゲート電極20が
形成されている。ここではショットキ障壁を高くするた
め、バリア層13のAlを0.8と高くしている。ま
た、前記バリア層13では、前記チャンネル層12から
10nm上方の位置にp型不純物であるBeをデルタド
ープしたドープ層14を形成している。その面密度は1
×1013cm-2である。なお、この場合は1原子面のみ
にドーピングを行っているが、10nm以下の狭い領域
ならばステップドーピングでもかまわない。さらにソー
ス、ドレイン領域30はそれぞれp+ −GaAs選択成
長層(500nm,1×1020cm-3)により形成さ
れ、各領域30の表面上にTi/Pt/Auからなるオ
ーミック金属電極40が形成されている。
を、禁制帯幅が大きく、かつ不純物を添加しないバリア
層13で構成することにより、ゲートリークを抑えるこ
とができる。また、チャンネル層12はその直上のバリ
ア層13とでヘテロ接合構造とされており、かつバリア
層13に設けたp型不純物が1原子面あるいは極めて狭
い領域に添加されていることにより、ゲート電極20の
直下をノンドープ層にしたまま十分な2次元ホールガス
を得ることができる。これにより、高い電流駆動能力を
得ることができる。また、ソース、ドレインの各領域
は、低抵抗のP+ 半導体層30で構成されるため、ソー
ス抵抗が低減でき、gm等のデバイス特性を向上させる
ことができる。
ト長を0.5μmとして、デバイス特性を評価したとこ
ろ、gm=100ms/mm,Rs=2Ωmmとpチャ
ンネルFETとしては優れた特性を示した。また、順方
向立ち上がり電圧Vf=−2.0V,ゲート耐圧BVg
は10Vと十分大きな値を示した。なお、チャンネル層
として、i−In0.2 Ga0.8 As層を用いるとさらに
移動度が高くなり、デバイス特性の向上を図ることが可
能であることが確認されている。
ンジスタの製造方法を工程順に示す断面図である。先
ず、図2(a)に示すように、半絶縁性GaAs基板1
0上に分子線エピタキシャル法(MBE)により、i−
GaAsバッファ層11を300nmの厚さに成長し、
その上にi−In0.2 Ga0.8 Asチャンネル層15を
15nmの厚さに成長し、さらにその上にi−Al0.8
Ga0.2 Asバリア層13を30nmの厚さに成長す
る。そして、チャンネル層から10nm上方の深さ位置
にp型不純物であるBe14を1×1013cm-2の濃度
で1原子面のみにデルタドープする。この構造で、ホー
ル測定を行ったところ、2次元ホール濃度2×1012c
m-2,移動度200cm2/Vsを示した。
で堆積したSiO2 膜50によりゲート部分のみカバー
をしてマスクとし、ソース、ドレイン領域の前記バリア
層13、チャンネル層12をウェットまたはドライエッ
チング法により除去する。次いで、図2(c)に示すよ
うに、有機金属気相成長法(MOVPE)もしくは有機
金属分子線エピタキシャル法(MOMBE)を用いて、
前記除去した部分にp+ −GaAs層30を選択成長す
る。このとき、MOMBEを用いた場合には原料として
トリメチルガリウム(TMG)と金属砒素(As)を用
い、成長温度450℃とすれば、自動的に炭素がドーピ
ングされた1×1020cm-3以上のp+−GaAsが得
られ、さらに選択性も良好となる。最後に、図2(d)
に示すように、前記SiO2 膜50を除去し、ゲート電
極20のWSiと、オーミック電極30のTi/Pt/
Auをそれぞれ蒸着しかつパターン形成すれば、図1の
電界効果トランジスタが完成する。ここで、ゲート電極
とオーミック電極を形成する順番や方法は、任意性があ
るのでここでは詳細な説明は省略する。
第2の実施形態を示す構成断面図である。この第2の実
施形態においては、第1の実施形態の電界効果トランジ
スタのi−GaAsからなるチャンネル層12を、Be
をドーピングしたp−In0.3 Ga0.7 As(15n
m,2×1018cm-3)からなるチャンネル層15とし
て構成している。また、その上にi−Al0.8 Ga0.2
As(30nm)からなるバリア層13には何もドープ
を行っていない。その他は、図1の構成と同様である。
ル層15を構成するInGaAsは、基板11を構成す
るGaAsより格子定数が大きく、チャンネル層内に歪
応力が加わる。この結果、InGaAsのバンド構造が
変化し、ヘビーホールとライトホールの分離が生じ、ラ
イトホールの利用によりホールの移動度が向上する。こ
の第2の実施形態による構造の電界効果トランジスタ
は、gm=80ms/mmを示し、他の特性は第1の実
施形態と同様であった。
ンジスタの製造方法は、第1の実施形態の製造方法で説
明した図2(a)の工程において、チャンネル層15と
してドーピングしたp−In0.3 Ga0.7 As層(15
nm,2×1018cm-3)を形成し、その上にバリア層
13としてi−Al0.8 Ga0.2 As層(30nm)を
形成し、かつこのバリア層13には何もドープを行わ
ず、その後の工程を第1の実施形態と同様に行えば、製
造が可能である。
の組成、膜厚、ドーパント、ドーピング濃度は、すべて
任意的なものである。また、基板、バッファ層、チャン
ネル層、バリア層は、InP等の他のIII −V族化合物
半導体でも適用可能である。さらに、ソース、ドレイ
ン、ゲート上の電極材料も適した材料であれば何でもよ
い。同様に、電極形成方法、成長方法等は、すべて任意
性があり、何れの方法を用いてもかまわない。
トランジスタ及びその製造方法を用いることにより、従
来のpチャンネル電界効果トランジスタにおいて生じて
いた電流駆動能力が小さいこと、ゲートリークしやすい
こと、ソース抵抗が高いといった問題を解決することが
でき、デバイス特性を向上させることができる。したが
って、本発明を化合物コンプリメンタリ回路を構成する
pチャネル電界効果トランジスタに適用することによ
り、nとpのバランスの良好な高性能のコンプリメンタ
リ素子を得ることができる。
態の構造断面図である。
順に示す断面図である。
Claims (3)
- 【請求項1】 III −V族化合物半導体を用いたpチャ
ンネル電界効果トランジスタにおいて、ゲート電極下に
バリア層とチャンネル層とが積層状態に形成されてお
り、前記バリア層はチャンネル層を構成する半導体層よ
り禁制帯幅が大きく、不純物を添加しない半導体層で形
成され、かつソース、ドレイン領域は高濃度半導体層で
形成され、前記バリア層にはホール供給層としての不純
物が1原子面もしくはその近傍に添加されることを特徴
とする電界効果トランジスタ。 - 【請求項2】 半絶縁性半導体基板上にバッファ層とな
る半導体層と、チャンネル層となる高純度半導体層と、
前記チャンネル層よりも禁制帯幅が多く、かつ不純物を
1原子面もしくはその近傍に添加したバリア層となる半
導体層とを順次エピタキシャル成長する工程と、前記バ
リア層の表面上にマスクを形成し、前記バリア層および
チャンネル層をゲート部分を残して選択的に除去する工
程と、この除去部分に有機金属分子線エピタキシャル法
を用いた選択成長法により高濃度不純物半導体層を形成
する工程と、前記バリア層の表面のゲート部分にゲート
電極を形成する工程と、前記高濃度不純物半導体層の表
面にそれぞれソース、ドレインの各電極を形成する工程
とを含むことを特徴とするpチャンネル型の電界効果ト
ランジスタの製造方法。 - 【請求項3】 半絶縁性半導体基板上にバッファ層とな
る半導体層と、不純物を添加して基板半導体よりも禁制
帯幅が小さく、かつ格子歪みを有するチャンネル層とな
る半導体層と、バリア層となる半導体層とを順次エピタ
キシャル成長する工程と、前記バリア層の表面上にマス
クを形成し、前記バリア層およびチャンネル層をゲート
部分を残して選択的に除去する工程と、この除去部分に
有機金属分子線エピタキシャル法を用いた選択成長法に
より高濃度不純物半導体層を形成する工程と、前記バリ
ア層の表面のゲート部分にゲート電極を形成する工程
と、前記高濃度不純物半導体層の表面にそれぞれソー
ス、ドレインの各電極を形成する工程とを含むことを特
徴とするpチャンネル型の電界効果トランジスタの製造
方法。
Priority Applications (1)
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---|---|---|---|
JP8076921A JP2800770B2 (ja) | 1996-03-29 | 1996-03-29 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
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JP8076921A JP2800770B2 (ja) | 1996-03-29 | 1996-03-29 | 電界効果トランジスタ及びその製造方法 |
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JPH09270522A JPH09270522A (ja) | 1997-10-14 |
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Family
ID=13619180
Family Applications (1)
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---|---|---|---|
JP8076921A Expired - Fee Related JP2800770B2 (ja) | 1996-03-29 | 1996-03-29 | 電界効果トランジスタ及びその製造方法 |
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1996
- 1996-03-29 JP JP8076921A patent/JP2800770B2/ja not_active Expired - Fee Related
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