JP3259106B2 - 高電子移動度電界効果半導体装置 - Google Patents
高電子移動度電界効果半導体装置Info
- Publication number
- JP3259106B2 JP3259106B2 JP23442592A JP23442592A JP3259106B2 JP 3259106 B2 JP3259106 B2 JP 3259106B2 JP 23442592 A JP23442592 A JP 23442592A JP 23442592 A JP23442592 A JP 23442592A JP 3259106 B2 JP3259106 B2 JP 3259106B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- carrier
- supply layer
- gate electrode
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000005669 field effect Effects 0.000 title claims description 10
- 125000005842 heteroatom Chemical group 0.000 claims description 38
- 239000012159 carrier gas Substances 0.000 claims description 18
- 239000000203 mixture Substances 0.000 claims description 10
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 3
- 239000000470 constituent Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 55
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 54
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 43
- 230000005533 two-dimensional electron gas Effects 0.000 description 34
- 239000002019 doping agent Substances 0.000 description 15
- 239000007789 gas Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000001459 lithography Methods 0.000 description 10
- 238000001771 vacuum deposition Methods 0.000 description 10
- 238000007598 dipping method Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 235000001630 Pyrus pyrifolia var culta Nutrition 0.000 description 1
- 240000002609 Pyrus pyrifolia var. culta Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Description
ャリヤ走行層からなる積層構造を複数もつマルチ・ヘテ
ロ構造の高電子移動度電界効果半導体装置の改良に関す
る。現在、高電子移動トランジスタ(high ele
ctron mobility transisto
r:HEMT)はマイクロ波以上の高周波通信に多用さ
れつつあるが、今後も更に高性能化する為の改良を続け
る必要がある。
きくとる為、キャリヤ供給層及びキャリヤ走行層からな
る積層構造を複数にするマルチ・ヘテロ構造を採用する
ことが多い。図11はダブル・ヘテロ構造をなすHEM
Tの従来例を解説する為の要部切断側面図である。
2はノンドープGaAsバッファ層、3はn−AlGa
Asキャリヤ供給層、4はノンドープGaAsキャリヤ
走行層、5はn−AlGaAsキャリヤ供給層、6はn
−GaAsキャップ層、7はソース電極、8はドレイン
電極、9はゲート電極、10及び11は二次元キャリヤ
・ガス層(2DEG層)をそれぞれ示している。このダ
ブル・ヘテロ構造HEMTでは、単位ゲート幅当たりの
ゲート接地ドレイン・ソース間電流Idss 、即ち、出力
電流がシングル・ヘテロ構造HEMTに比較して大き
い。
ては、ゲート制御の理論からすると、ダブル・ヘテロ構
造の場合、上側ヘテロ界面が完全空乏化してから下側ヘ
テロ界面の二次元キャリヤ・ガス層10を制御すること
になる。ゲート電極9から下側ヘテロ界面までの距離
は、当然のことながら、ゲート電極9と上側ヘテロ界面
までの距離に比較して大であり、従って、空乏層は厚い
から、ゲート容量は小さくなる。
gm が重要であることは云うまでもないが、HEMTも
例外ではなく、そして、相互伝導度gm はゲート容量C
gsに比例する。ダブル・ヘテロ構造HEMTの場合、前
記したように、上側ヘテロ界面と下側ヘテロ界面とでは
ゲート電極9からの距離が異なるから、上側ヘテロ界面
の相互伝導度gm は下側ヘテロ界面の相互伝導度gm に
比較して大きい。
るゲート・バイアス電圧Vgsと相互伝導度gm との関係
を表す線図であり、横軸にゲート・バイアス電圧V
gsを、また、縦軸に相互伝導度gm をそれぞれ採ってあ
る。図から明らかなように、ダブル・ヘテロ構造HEM
Tに於いては、ゲート・バイアス電圧Vgsに対する相互
伝導度gm の特性には、値を異にするピークが二つ現れ
てしまい、ピーク値の高い方が上側ヘテロ界面に関する
ものであり、低い方が下側ヘテロ界面に関するものであ
る。
性を良くする為にはゲート・バイアス電圧Vgsに対する
相互伝導度gm の特性は平坦であることが望ましいので
あるが、現状では、前記したように相互伝導度gm に
は、値を異にする二つのピークが現れるので線型性は良
くない。
で、ゲート電極からの距離の如何に拘わらず、各ヘテロ
界面に於ける相互伝導度gm の値が等しくなるように
し、全体的に大略平坦化されるようにして線型性を向上
させようとする。
構成するエピタキシャル成長半導体結晶層の構成を改変
して、マルチ・ヘテロ構造をもつことに起因して生成さ
れる相互伝導度gm の各ピーク値を略等しく、従って、
その全体的な特性を略平坦にすることができるように、
しかも、相互伝導度gm が高く維持されるようにするこ
とが基本になっている。
リヤ供給層に於けるキャリヤ濃度をゲート電極から近い
側のキャリヤ供給層に於けるキャリヤ濃度が高くなるよ
うにしたり、或いは、キャリヤ走行層を二層に分け、下
側キャリヤ走行層に於けるキャリヤ濃度を上側キャリヤ
走行層に於けるキャリヤ濃度に比較して高くなる構造を
採用したり、或いは、キャリヤの有効質量が重くならな
いようにしてキャリヤの速度を高めるなどの手段を採
る。
電子移動度電界効果半導体装置に於いては、(1)キャ
リヤ供給層(例えばn−AlGaAs下側電子供給層2
3やn−AlGaAs上側電子供給層25)とキャリヤ
走行層(例えばノンドープGaAs電子走行層24)と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層(例えば下
側二次元電子ガス層30、上側二次元電子ガス層31)
を生成させるマルチ・ヘテロ構造をなす積層体と、表面
に間隔をおき相対向して形成され且つ前記二次元キャリ
ヤ・ガス層と電気的に導通したソース電極(例えばソー
ス電極27)並びにドレイン電極(例えばドレイン電極
28)と、前記ソース電極並びにドレイン電極間に在っ
て最表層のキャリヤ供給層との間でショットキ・コンタ
クトを生成したゲート電極(例えばゲート電極29)と
を備え、前記キャリヤ供給層に於けるキャリヤ濃度が前
記ゲート電極に近い側に在るキャリヤ供給層(例えば
2.0×1018〔cm-3〕)に比較して遠い側に在るキャ
リヤ供給層(例えば4.5×1018〔cm-3〕)では高く
なっていることを特徴とするか、或いは、
層43、n−AlGaAs上側電子供給層46)とキャ
リヤ走行層(例えばノンドープInGaAs下側電子走
行層44、ノンドープGaAs上側電子走行層45)と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層(例えば下
側二次元電子ガス層51、上側二次元電子ガス層52)
を生成させるマルチ・ヘテロ構造をなす積層体と、表面
に間隔をおき相対向して形成され且つ前記二次元キャリ
ヤ・ガス層と電気的に導通したソース電極(例えばソー
ス電極48)並びにドレイン電極(例えばドレイン電極
49)と、前記ソース電極並びにドレイン電極間に在っ
て最表層のキャリヤ供給層との間でショットキ・コンタ
クトを生成したゲート電極(例えばゲート電極50)と
を備え、前記キャリヤ走行層のうち前記ゲート電極から
遠い側に在るキャリヤ走行層(前記ノンドープInGa
As下側電子走行層44)はキャリヤの有効質量が前記
ゲート電極に近い側に在るキャリヤ走行層(前記ノンド
ープGaAs上側電子走行層45)に於けるキャリヤの
有効質量に比較して軽くなる材料(即ち、InGaA
s)で構成され且つ各キャリヤ走行層は直に接して積層
されてなることを特徴とするか、或いは、
ら遠い側に在るキャリヤ走行層がInGaAsからなり
且つIn組成比をゲート電極から遠い側に在るキャリヤ
走行層ほど大にしたことを特徴とするか、或いは、
(4)キャリヤ供給層(例えばノンドープAlGaAs
下側電子供給層63、n−AlGaAs上側電子供給層
65)とキャリヤ走行層(例えばノンドープGaAs電
子走行層64)とで複数のヘテロ接合を生成させ且つヘ
テロ界面に於けるキャリヤ走行層側に二次元キャリヤ・
ガス層(例えば下側二次元電子ガス層70、上側二次元
電子ガス層71)を生成させるマルチ・ヘテロ構造をな
す積層体と、表面に間隔をおき相対向して形成され且つ
前記二次元キャリヤ・ガス層と電気的に導通したソース
電極(例えばソース電極67)並びにドレイン電極(例
えばドレイン電極68)と、前記ソース電極並びにドレ
イン電極間に在って最表層のキャリヤ供給層との間でシ
ョットキ・コンタクトを生成したゲート電極(例えばゲ
ート電極69)とを備え、前記ゲート電極に近い側に在
るキャリヤ供給層(前記n−AlGaAs上側電子供給
層65)は均一ドーピングされ且つ前記ゲート電極から
遠い側に在るキャリヤ供給層(前記ノンドープAlGa
As下側電子供給層63)はプレーナ・ドーピング(例
えばドーピング面63A)されてなることを特徴とする
か、或いは、
ーピングの濃度をゲート電極から遠いキャリヤ供給層ほ
ど高くしてあることを特徴とするか、或いは、
83、n−AlGaAs上側電子供給層85)とキャリ
ヤ走行層(例えばノンドープGaAs電子走行層84)
とで複数のヘテロ接合を生成させ且つヘテロ界面に於け
るキャリヤ走行層側に二次元キャリヤ・ガス層(例えば
下側二次元電子ガス層90、上側二次元電子ガス層9
1)を生成させるマルチ・ヘテロ構造をなす積層体と、
表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極(例えば
ソース電極87)並びにドレイン電極(例えばドレイン
電極88)と、前記ソース電極並びにドレイン電極間に
在って最表層のキャリヤ供給層との間でショットキ・コ
ンタクトを生成したゲート電極(例えばゲート電極8
9)とを備え、前記キャリヤ供給層に於けるエネルギ・
バンド・ギャップは前記ゲート電極に近い側に在るキャ
リヤ供給層(例えばn−AlGaAs上側電子供給層8
5)に比較して遠い側に在るキャリヤ供給層(例えばn
−InGaP下側電子供給層83)ほど大であって且つ
各キャリヤ供給層は構成元素を異にするものであること
を特徴とする。
側ヘテロ界面までの距離が上側ヘテロ界面までの距離に
比較して長くなっていても、下側ヘテロ構造に於ける2
DEG特性を上側ヘテロ構造に於ける2DEG特性に比
較して向上させてあるので、下側ヘテロ構造に於ける相
互伝導度gm は上側ヘテロ構造に於けるgm と同程度に
維持され、全体のゲート・バイアス電圧Vgs対相互伝導
度gm の特性は平坦化されてバランスが良いものとな
る。
で、4〔GHz〕、P1 〔dB〕(1〔dB〕利得圧縮
点電力)ポイントで−30〔dBc〕、電流を絞って動
作させるC級動作の場合で200〔mW/mm〕である
が、本発明のものでは、−40〔dBc〕、400〔m
W/mm〕であって、その効果が確認された。
為のGaAs系HEMTを表す要部切断側面図であり、
以下、この図を参照しつつ、その製造プロセスについて
説明する。 1−(1) 分子線エピタキシャル成長(molecular be
am epitaxy:MBE)法を適用することに依
り、半絶縁性GaAs基板21上に ノンドープGaAsバッファ層22 n−AlGaAs下側電子供給層23 ノンドープGaAs電子走行層24 n−AlGaAs上側電子供給層25 n−GaAsキャップ層26 を順に積層形成する。
示すると次の通りである。 ノンドープGaAsバッファ層22について 厚さ:1〔μm〕 n−AlGaAs下側電子供給層23について 電子濃度:4.5×1018〔cm-3〕 ドーパント:Si 厚さ:50〔Å〕 ノンドープGaAs電子走行層24について 厚さ:500〔Å〕 n−AlGaAs上側電子供給層25について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:400〔Å〕 n−GaAsキャップ層26について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:200〔Å〕 尚、前記各半導体層を形成するには、MBE法に代えて
有機金属化学気相堆積(metalorganic c
hemical vapour depositio
n:MOCVD)法など適宜の技法を採用することがで
きる。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば400〔Å〕/4000
〔Å〕のAuGe/Au膜を形成する。
−(2)に於いて形成したレジスト膜の剥離を行い、A
uGe/Au膜をリフト・オフ法でパターニングし、ソ
ース電極27及びドレイン電極28を形成する。
ッチング・ガスをCCl2 F2 系ガスとする反応性イオ
ン・エッチング(reactive ion etch
ing:RIE)法を適用することに依り、n−GaA
sキャップ層26のエッチングを行ってゲート・リセス
26Aを形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば200〔Å〕/3000〔Å〕のTi/Au
膜を形成する。
−(4)に於いて形成したレジスト膜の剥離を行い、前
記工程1−(5)で形成したTi/Au膜をリフト・オ
フ法でパターニングし、ゲート・リセス26A内に表出
されたn−AlGaAs上側電子供給層25にショット
キ・コンタクトしたゲート電極29を形成する。尚、3
0は下側二次元電子ガス層、31は上側二次元電子ガス
層をそれぞれ示している。
於けるゲート・バイアス電圧Vgsと相互伝導度gm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Vgsを、また、縦軸には相互伝導度gm をそれぞれ採っ
てあり、図に見られる相互伝導度gm の値は単位ゲート
幅〔mm〕当たりで表してある。
電圧Vgsに対する相互伝導度gm の特性には、下側ヘテ
ロ界面に於ける二次元電子ガス層30と上側ヘテロ界面
に於ける二次元電子ガス層31に起因するピークが現れ
てはいるが、その値は略等しいので全体的に略平坦化さ
れている。
電子供給層23に於ける電子濃度と上側ヘテロ構造の電
子供給層25に於ける電子濃度の比が、ゲート電極29
から各ヘテロ界面までの距離の比になっているところに
特徴がある。即ち、「電子供給層25の電子濃度/電子
供給層23の電子濃度=ゲート電極29から上側ヘテロ
界面の距離/ゲート電極29から下側ヘテロ界面の距
離」、なる関係が成り立つように電子濃度を決定してあ
る。尚、AlGaAsに於けるAlの組成は全て0.2
5である。
る為のHEMTを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 3−(1) MBE法を適用することに依り、半絶縁性GaAs基板
41上に ノンドープGaAsバッファ層42 n−AlGaAs下側電子供給層43 ノンドープInGaAs下側電子走行層44 ノンドープGaAs上側電子走行層45 n−AlGaAs上側電子供給層46 n−GaAsキャップ層47 を順に積層形成する。
示すると次の通りである。 ノンドープGaAsバッファ層42について 厚さ:1〔μm〕 n−AlGaAs下側電子供給層43について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:50〔Å〕 ノンドープInGaAs下側電子走行層44につい
て In組成比:0.20 厚さ:150〔Å〕 ノンドープGaAs上側電子走行層45について 厚さ:400〔Å〕 n−AlGaAs上側電子供給層46について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:400〔Å〕 n−GaAsキャップ層47について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:200〔Å〕
E法に代えてMOCVD法など適宜の技法を採用するこ
とができる。また、AlGaAsに於けるAlの組成は
全て0.25である。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば400〔Å〕/4000
〔Å〕のAuGe/Au膜を形成する。
−(2)に於いて形成したレジスト膜の剥離を行い、A
uGe/Au膜をリフト・オフ法でパターニングし、ソ
ース電極48及びドレイン電極49を形成する。
ッチング・ガスをCCl2 F2 系ガスとするRIE法を
適用することに依り、n−GaAsキャップ層47のエ
ッチングを行ってゲート・リセス47Aを形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば200〔Å〕/3000〔Å〕のTi/Au
膜を形成する。
−(4)に於いて形成したレジスト膜の剥離を行い、T
i/Au膜をリフト・オフ法でパターニングし、ゲート
・リセス47A内に表出されたn−AlGaAs上側電
子供給層46にショットキ・コンタクトしたゲート電極
50を形成する。尚、51は下側二次元電子ガス層、5
2は上側二次元電子ガス層をそれぞれ示している。
於けるゲート・バイアス電圧Vgsと相互伝導度gm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Vgsを、また、縦軸には相互伝導度gm をそれぞれ採っ
てあり、図に見られる相互伝導度gm の値は単位ゲート
幅〔mm〕当たりで表してある。
ても、ゲート・バイアス電圧Vgsに対する相互伝導度g
m の特性には、下側二次元電子ガス層51と上側二次元
電子ガス層52とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
4の材料として電子の有効質量が軽いInGaAsを採
用しているので、そこでの電子の速度及び移動度は、上
側電子走行層45に於ける電子の速度及び移動度に比較
して速いことが特徴になっている。
る為のHEMTを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 5−(1) MBE法を適用することに依り、半絶縁性GaAs基板
61上に ノンドープGaAsバッファ層62 ノンドープAlGaAs下側電子供給層63 を順に積層形成する。前記各半導体層に関する主要なデ
ータを例示すると次の通りである。 ノンドープGaAsバッファ層62について 厚さ:1〔μm〕 ノンドープAlGaAs下側電子供給層63につい
て 厚さ:200〔Å〕
面63Aを生成させる。この際、ドーパントとしてはS
iを用い、不純物面濃度は7.0×1012〔cm-2〕とし
た。これに依って、ノンドープAlGaAs下側電子供
給層63は実質的に電子を供給し得るものとなる。
示すると次の通りである。 ノンドープAlGaAsスペーサ層63Bについて 厚さ:30〔Å〕 ノンドープGaAs電子走行層64について 厚さ:500〔Å〕 n−AlGaAs上側電子供給層65について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:400〔Å〕 n−GaAsキャップ層66について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:200〔Å〕 尚、本実施例で用いるAlGaAsに於けるAlの組成
は全て0.25である。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば400〔Å〕/4000
〔Å〕のAuGe/Au膜を形成する。
−(4)に於いて形成したレジスト膜の剥離を行い、A
uGe/Au膜をリフト・オフ法でパターニングし、ソ
ース電極67及びドレイン電極68を形成する。
ッチング・ガスをCCl2 F2 系ガスとするRIE法を
適用することに依り、n−GaAsキャップ層66のエ
ッチングを行ってゲート・リセス66Aを形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば200〔Å〕/3000〔Å〕のTi/Au
膜を形成する。
−(6)に於いて形成したレジスト膜の剥離を行い、T
i/Au膜をリフト・オフ法でパターニングし、ゲート
・リセス66A内に表出されたn−AlGaAs上側電
子供給層65にショットキ・コンタクトしたゲート電極
69を形成する。尚、70は下側二次元電子ガス層、7
1は上側二次元電子ガス層をそれぞれ示している。
於けるゲート・バイアス電圧Vgsと相互伝導度gm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Vgsを、また、縦軸には相互伝導度gm をそれぞれ採っ
てあり、図に見られる相互伝導度gm の値は単位ゲート
幅〔mm〕当たりで表してある。
ても、ゲート・バイアス電圧Vgsに対する相互伝導度g
m の特性には、下側二次元電子ガス層70と上側二次元
電子ガス層71とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
ングに依って、ノンドープAlGaAs下側電子供給層
63の表面にドーピング面63Aを生成させて実質的に
電子を供給し得るようにしたところに特徴がある。一般
に、プレーナ・ドーピング技術に依った場合、、ドナー
を面単位で入れるから、電子供給層を薄くすることがで
き、マルチ・ヘテロ構造の場合、下側二次元電子ガス層
70に於ける電子濃度の制御が容易になり、そして、プ
レーナ・ドーピングの場合、活性化率が高いので、ダブ
ル・ヘテロ構造の場合でも下側に適用することができ
る。
る為のHEMTを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 7−(1) MBE法を適用することに依り、半絶縁性GaAs基板
81上に ノンドープGaAsバッファ層82 n−InGaP下側電子供給層83 ノンドープGaAs電子走行層84 n−AlGaAs上側電子供給層85 n−GaAsキャップ層86 を順に積層形成する。
示すると次の通りである。 ノンドープGaAsバッファ層82について 厚さ:1〔μm〕 n−InGaP下側電子供給層83について In組成:0.49 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:50〔Å〕 ノンドープGaAs電子走行層84について 厚さ:500〔Å〕 n−AlGaAs上側電子供給層85について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:400〔Å〕 n−GaAsキャップ層86について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:200〔Å〕 尚、前記各半導体層を形成するには、MBE法に代えて
MOCVD法など適宜の技法を採用することができる。
また、AlGaAsに於けるAlの組成は全て0.25
である。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば400〔Å〕/4000
〔Å〕のAuGe/Au膜を形成する。
−(2)に於いて形成したレジスト膜の剥離を行い、A
uGe/Au膜をリフト・オフ法でパターニングし、ソ
ース電極87及びドレイン電極88を形成する。
ッチング・ガスをCCl2 F2 系ガスとするRIE法を
適用することに依り、n−GaAsキャップ層86のエ
ッチングを行ってゲート・リセス86Aを形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば200〔Å〕/3000〔Å〕のTi/Au
膜を形成する。
−(4)に於いて形成したレジスト膜の剥離を行い、T
i/Au膜をリフト・オフ法でパターニングし、ゲート
・リセス86A内に表出されたn−AlGaAs上側電
子供給層85にショットキ・コンタクトしたゲート電極
89を形成する。尚、90は下側二次元電子ガス層、9
1は上側二次元電子ガス層をそれぞれ示している。
於けるゲート・バイアス電圧Vgsと相互伝導度gm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Vgsを、また、縦軸には相互伝導度gm をそれぞれ採っ
てあり、図に見られる相互伝導度gm の値は単位ゲート
幅〔mm〕当たりで表してある。
ても、ゲート・バイアス電圧Vgsに対する相互伝導度g
m の特性には、下側二次元電子ガス層90と上側二次元
電子ガス層91とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
3のエネルギ・バンド・ギャップが上側電子供給層85
のそれに比較して広くなっているので、下側二次元電子
ガス層90に於ける二次元電子ガス濃度を高めることが
できる旨の特徴がある。
例、第三実施例、第四実施例のそれぞれでは、電子供給
層の構成を変えることで目的を達成し、また、第二実施
例では、電子走行層の構成を変えることで目的を達成し
ている。従って、当然のことながら、電子供給層及び電
子走行層の両方の構成を変えた実施例も実現することが
できる。
る為のHEMTを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 9−(1) MBE法を適用することに依り、半絶縁性GaAs基板
101上に ノンドープGaAsバッファ層102 n−AlGaAs下側電子供給層103 ノンドープInGaAs下側電子走行層104 ノンドープGaAs上側電子走行層105 n−AlGaAs上側電子供給層106 n−GaAsキャップ層107 を順に積層形成する。
示すると次の通りである。 ノンドープGaAsバッファ層102について 厚さ:1〔μm〕 n−AlGaAs下側電子供給層103について 電子濃度:3.0×1018〔cm-3〕 ドーパント:Si 厚さ:50〔Å〕 ノンドープInGaAs下側電子走行層104につ
いて In組成比:0.20 厚さ:150〔Å〕 ノンドープGaAs上側電子走行層105について 厚さ:400〔Å〕 n−AlGaAs上側電子供給層106について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:400〔Å〕 n−GaAsキャップ層107について 電子濃度:2.0×1018〔cm-3〕 ドーパント:Si 厚さ:200〔Å〕 尚、前記各半導体層を形成するには、MBE法に代えて
MOCVD法など適宜の技法を採用することができる。
また、AlGaAsに於けるAlの組成は全て0.25
である。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば400〔Å〕/4000
〔Å〕のAuGe/Au膜を形成する。
−(2)に於いて形成したレジスト膜の剥離を行い、A
uGe/Au膜をリフト・オフ法でパターニングし、ソ
ース電極108及びドレイン電極109を形成する。
ッチング・ガスをCCl2 F2 系ガスとするRIE法を
適用することに依り、n−GaAsキャップ層107の
エッチングを行ってゲート・リセス107Aを形成す
る。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば200〔Å〕/3000〔Å〕のTi/Au
膜を形成する。
−(4)に於いて形成したレジスト膜の剥離を行い、T
i/Au膜をリフト・オフ法でパターニングし、ゲート
・リセス107A内に表出されたn−AlGaAs上側
電子供給層106にショットキ・コンタクトしたゲート
電極110を形成する。尚、111は下側二次元電子ガ
ス層、112は上側二次元電子ガス層をそれぞれ示して
いる。
に於けるゲート・バイアス電圧Vgsと相互伝導度gm と
の関係を表す線図であり、横軸にはゲート・バイアス電
圧V gsを、また、縦軸には相互伝導度gm をそれぞれ採
ってあり、図に見られる相互伝導度gm の値は単位ゲー
ト幅〔mm〕当たりで表してある。
ても、ゲート・バイアス電圧Vgsに対する相互伝導度g
m の特性には、下側二次元電子ガス層111と上側二次
元電子ガス層112とに起因するピークが現れ、そのバ
ランスは他の実施例に比較して若干悪くなってはいる
が、実際上では差支えない程度に平坦である。第五実施
例に於いては、下側電子供給層103に於ける電子濃度
と上側電子供給層106に於ける電子濃度との間には、
第一実施例に見られるような比例関係はない。
体装置に於いては、キャリヤ供給層とキャリヤ走行層と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層を生成させ
る積層体と、表面に間隔をおき相対向して形成され且つ
二次元キャリヤ・ガス層と電気的に導通したソース電極
及びドレイン電極と、ソース電極及びドレイン電極間に
在って最表層のキャリヤ供給層との間でショットキ・コ
ンタクトを生成したゲート電極とを備え、ゲート電極に
近い側に在る2DEG層の2DEG濃度に比較して遠い
側に在る2DEG層の2DEG濃度を高くしてある。
ら下側ヘテロ界面までの距離が上側ヘテロ界面までの距
離に比較して長くなっていても、下側ヘテロ構造に於け
る2DEG特性を上側ヘテロ構造に於ける2DEG特性
に比較して向上させてあるので、下側ヘテロ構造に於け
る相互伝導度gm は上側ヘテロ構造に於けるgm と同程
度に維持され、全体のゲート・バイアス電圧Vgs対相互
伝導度gm の特性は平坦化されてバランスが良いものと
なる。
で、4〔GHz〕、P1 〔dB〕(1〔dB〕利得圧縮
点電力)ポイントで−30〔dBc〕、電流を絞って動
作させるC級動作の場合で200〔mW/mm〕である
が、本発明のものでは、−40〔dBc〕、400〔m
W/mm〕であって、その効果が確認された。
As系HEMTを表す要部切断側面図である。
ト・バイアス電圧Vgsと相互伝導度gm との関係を表す
線図である。
MTを表す要部切断側面図である。
ト・バイアス電圧Vgsと相互伝導度gm との関係を表す
線図である。
MTを表す要部切断側面図である。
ト・バイアス電圧Vgsと相互伝導度gm との関係を表す
線図である。
MTを表す要部切断側面図である。
ト・バイアス電圧Vgsと相互伝導度gm との関係を表す
線図である。
MTを表す要部切断側面図である。
ート・バイアス電圧Vgsと相互伝導度gm との関係を表
す線図である。
を解説する為の要部切断側面図である。
バイアス電圧Vgsと相互伝導度g m との関係を表す線図
である。
Claims (6)
- 【請求項1】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記キャリヤ供給層に於けるキャリヤ濃度が前記ゲート
電極に近い側に在るキャリヤ供給層に比較して遠い側に
在るキャリヤ供給層では高くなっていることを特徴とす
る高電子移動度電界効果半導体装置。 - 【請求項2】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極と、 を備え、 前記キャリヤ走行層のうち前記ゲート電極から遠い側に
在るキャリヤ走行層はキャリヤの有効質量が前記ゲート
電極に近い側に在るキャリヤ走行層に於けるキャリヤの
有効質量に比較して軽くなる材料で構成され且つ各キャ
リヤ走行層は直に接して積層されてなることを特徴とす
る高電子移動度電界効果半導体装置。 - 【請求項3】ゲート電極から遠い側に在るキャリヤ走行
層がInGaAsからなり且つIn組成比をゲート電極
から遠い側に在るキャリヤ走行層ほど大にしたことを特
徴とする請求項2記載の高電子移動度電界効果半導体装
置。 - 【請求項4】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記ゲート電極に近い側に在るキャリヤ供給層は均一ド
ーピングされ且つ前記ゲート電極から遠い側に在るキャ
リヤ供給層はプレーナ・ドーピングされてなることを特
徴とする高電子移動度電界効果半導体装置。 - 【請求項5】プレーナ・ドーピングの濃度をゲート電極
から遠いキャリヤ供給層ほど高くしてあることを特徴と
する請求項4記載の高電子移動度電界効果半導体装置。 - 【請求項6】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記キャリヤ供給層に於けるエネルギ・バンド・ギャッ
プは前記ゲート電極に近い側に在るキャリヤ供給層に比
較して遠い側に在るキャリヤ供給層ほど大であって且つ
各キャリヤ供給層は構成元素を異にするものであること
を特徴とする高電子移動度電界効果半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23442592A JP3259106B2 (ja) | 1992-09-02 | 1992-09-02 | 高電子移動度電界効果半導体装置 |
US08/115,322 US5473175A (en) | 1992-09-02 | 1993-09-02 | Multi-2DEG HEMT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23442592A JP3259106B2 (ja) | 1992-09-02 | 1992-09-02 | 高電子移動度電界効果半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0684957A JPH0684957A (ja) | 1994-03-25 |
JP3259106B2 true JP3259106B2 (ja) | 2002-02-25 |
Family
ID=16970822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23442592A Expired - Lifetime JP3259106B2 (ja) | 1992-09-02 | 1992-09-02 | 高電子移動度電界効果半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5473175A (ja) |
JP (1) | JP3259106B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0714850A (ja) * | 1993-06-15 | 1995-01-17 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
DE19717500A1 (de) * | 1997-04-25 | 1998-10-29 | Daimler Benz Ag | Heterostruktur-Feldeffekttransistoren (HFETs) mit hoher Modulationseffektivität |
JP3085376B2 (ja) * | 1998-10-30 | 2000-09-04 | 住友電気工業株式会社 | 電界効果トランジスタ |
JP2000349280A (ja) * | 1999-06-03 | 2000-12-15 | Nec Corp | 半導体装置及びその製造方法並びに半導体基板構造 |
JP2001244419A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Ltd | 高周波モジュール及び移動体検知モジュール |
US8497527B2 (en) * | 2008-03-12 | 2013-07-30 | Sensor Electronic Technology, Inc. | Device having active region with lower electron concentration |
JP4794655B2 (ja) * | 2009-06-09 | 2011-10-19 | シャープ株式会社 | 電界効果トランジスタ |
US9171963B2 (en) | 2011-04-11 | 2015-10-27 | University Of Central Florida Research Foundation, Inc. | Electrostatic discharge shunting circuit |
US9214538B2 (en) | 2011-05-16 | 2015-12-15 | Eta Semiconductor Inc. | High performance multigate transistor |
US8907378B2 (en) * | 2013-03-15 | 2014-12-09 | Mitsubishi Electric Research Laboratories, Inc. | High electron mobility transistor with multiple channels |
US9991225B2 (en) | 2015-06-23 | 2018-06-05 | Texas Instruments Incorporated | High voltage device with multi-electrode control |
WO2023058147A1 (ja) * | 2021-10-06 | 2023-04-13 | 日本電信電話株式会社 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
JP2919581B2 (ja) * | 1990-08-31 | 1999-07-12 | 三洋電機株式会社 | 速度変調トランジスタ |
DE69117866T2 (de) * | 1990-10-26 | 1996-10-10 | Nippon Telegraph & Telephone | Heteroübergangsfeldeffekttransistor |
US5262660A (en) * | 1991-08-01 | 1993-11-16 | Trw Inc. | High power pseudomorphic gallium arsenide high electron mobility transistors |
-
1992
- 1992-09-02 JP JP23442592A patent/JP3259106B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-02 US US08/115,322 patent/US5473175A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0684957A (ja) | 1994-03-25 |
US5473175A (en) | 1995-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3259106B2 (ja) | 高電子移動度電界効果半導体装置 | |
JPH0815213B2 (ja) | 電界効果トランジスタ | |
JP3439578B2 (ja) | 半導体装置およびその製造方法 | |
JP2758803B2 (ja) | 電界効果トランジスタ | |
JP2000349096A (ja) | 化合物電界効果トランジスタおよびその製造方法 | |
JPH08306909A (ja) | InGaAs電界効果型トランジスタ | |
JPH06204253A (ja) | 電界効果半導体装置 | |
JPH11177079A (ja) | 電界効果トランジスタ | |
JP2003273130A (ja) | 半導体装置及びその製造方法 | |
JP2800770B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH0684959A (ja) | 高電子移動度電界効果半導体装置 | |
JP2000208753A (ja) | 半導体装置とその製造方法 | |
JPH06163600A (ja) | 電界効果トランジスタ | |
JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH06163598A (ja) | 高電子移動度トランジスタ | |
JP2616634B2 (ja) | 電界効果トランジスタ | |
JP3233167B2 (ja) | 半導体装置 | |
JP3460104B2 (ja) | 電界効果半導体装置及びその製造方法 | |
JP2541280B2 (ja) | 半導体装置 | |
JP3122474B2 (ja) | 電界効果トランジスタ | |
JP2824269B2 (ja) | 半導体素子 | |
JP3122471B2 (ja) | 電界効果トランジスタ | |
JP2701567B2 (ja) | 電界効果トランジスタ | |
JPH09260643A (ja) | 高電子移動度トランジスタ | |
JP3122472B2 (ja) | 電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011030 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071214 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 11 |