JPH08306909A

JPH08306909A - ＩｎＧａＡｓ電界効果型トランジスタ

Info

Publication number: JPH08306909A
Application number: JP10559295A
Authority: JP
Inventors: Shinji Mitsuya; 伸司三矢; Akira Ichii; 朗一井
Original assignee: Asahi Chemical Industry Co Ltd
Current assignee: Asahi Chemical Industry Co Ltd
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】ＧａＡｓ基板およびＳｉ基板上に形成したＩ
ｎＧａＡｓチャネル電界効果型トランジスタを構成を提
供する。【構成】このＩｎＧａＡｓチャネル電界効果型トラン
ジスタは、ＧａＡｓ基板またはＳｉ基板上に、Ａｌ_yＧ
ａ_1-yＡｓＳｂ層（０．３＜ｙ≦０．８）とＩｎ_xＧａ
_1-xＡｓ層（０．２≦ｘ≦０．９）とを順次形成し、少
なくともＩｎＧａＡｓ層と接する部分のＡｌ_yＧａ_1-yＡ
ｓＳｂの格子定数がＩｎ_xＧａ_1-xＡｓ層の格子定数と実
質的に等しくなされる。【効果】ＧａＡｓ基板およびＳｉ基板を用いて、高品
質で任意の組成比のＩｎＧａＡｓチャネル層を形成で
き、大きなΔＥｃが実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高周波送受信回路用
増幅素子や高速データ処理回路用素子として利用される
電界効果型トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと略記する）に関
する。

【０００２】

【従来の技術】ＧＨｚ帯で使用される高周波増幅素子と
して、ＧａＡｓをチャネル層とするＦＥＴ，すなわちＧ
ａＡｓ−ＭＥＳＦＥＴやＧａＡｓ／ＡｌＧａＡｓヘテロ
界面を利用するＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎ
ＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ、以下、Ｇ
ａＡｓ−ＨＥＭＴと記す。特開昭５６−９４７８０号公
報）が知られている。ＧａＡｓ−ＭＥＳＦＥＴやＨＥＭ
Ｔが高速で動作できるのは、基本的にＧａＡｓの電子移
動度や電子飽和速度といっった電子輸送特性がＳｉに比
べて高いことによっている。このため近年、ＧａＡｓよ
りさらに電子輸送特性に優れるＩｎＧａＡｓをチャネル
層に用いたＦＥＴやＨＥＭＴ（以下ＩｎＧａＡｓ−ＦＥ
Ｔと総称する）がいくつか提案、製作されており、Ｇａ
Ａｓ−ＭＥＳＦＥＴやＧａＡｓ−ＨＥＭＴを凌ぐ高いｆ
_T（遮断周波数）を実現している。

【０００３】その１つはいわゆる歪みＨＥＭＴと呼ばれ
ているものであり、ダブルヘテロ構造ＨＥＭＴのＧａＡ
ｓチャネルに、結晶格子の弾性変形の許容される範囲内
でＩｎを添加するものである。これは、化合物半導体薄
膜を、該薄膜とは格子定数の異なる基板上や他の化合物
半導体層上に形成する場合、該薄膜の膜厚がある膜厚
（以下、臨界膜厚という）以下であれば該薄膜の結晶格
子は弾性変形するため、該薄膜内には格子定数の不一致
に由来する格子欠陥が発生しないという性質（以下、疑
似格子整合の性質という）を利用したものである。臨界
膜厚は、格子定数の差が大きくなるにつれて小さくな
る。この関係から歪みＨＥＭＴの場合、ＦＥＴとして実
用的なチャネル層膜厚を実現するためには通常Ｉｎ添加
量はおよそ２５％以下に限られている。

【０００４】さらに高いＩｎ組成比のＩｎＧａＡｓ−Ｆ
ＥＴも製作されている（ＩＥＥＥＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅＬｅｔｔｅｒｓ、Ｖｏｌ．ＥＤＬ−１１、
５９、Ｎｏ．１、Ｊａｎｕａｒｙ１９９０）。この報
告では、ＩｎＰ基板を用いて、ＩｎＰと格子定数が等し
いＩｎ_0.53Ｇａ_0.47Ａｓをチャネル層とし、その上面と
下面とが、格子定数がＩｎＰと等しいＩｎ_0.52Ａｌ_0.48
Ａｓに接合するＩｎＧａＡｓ−ＦＥＴが試作された。こ
のようなＩｎＰ基板上ＩｎＧａＡｓ−ＦＥＴは、さらに
高いｆ_Tを有することから、近年、研究が活発に行われ
てきているが、格子整合の条件からＩｎＧａＡｓの組成
比は、Ｉｎ_0.53Ｇａ_0.47Ａｓに限定される。

【０００５】またさらに、Ｉｎ_0.53Ｇａ_0.47Ａｓよりも
Ｉｎ組成比を高めたＩｎＧａＡｓチャネル層の例も報告
されている（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏ
ｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、Ｖｏｌ．ＥＤ−
３８、１９９９、Ｎｏ．９、Ｓｅｐｔｅｍｂｅｒ１９
９１）。これも、疑似格子整合の性質を利用したもので
あり、この例では、ＩｎＰ基板上に、ＩｎＰとは格子定
数が１．２％異なるＧａ_0.3Ｉｎ_0.7Ａｓチャネル層を形
成し、ＩｎＧａＡｓ中のＩｎ組成比は、最大７０％とな
っている。すなわち、このＩｎＰ基板上ＩｎＧａＡｓ−
ＦＥＴの場合も、疑似格子整合条件により、Ｉｎ組成比
はある範囲に限定されている。あるいは、７０％より高
い比率のＩｎを含む層を形成してもその膜厚は数１０Ａ
程度とチャネル層の一部として挿入されるに留まり、チ
ャネル層全体をこのような高Ｉｎ組成で形成する事は困
難である。

【０００６】以上のように従来のＩｎＧａＡｓ−ＦＥＴ
は、すべて基板材との格子整合または疑似格子整合を利
用し、その条件を満たす材料組成のヘテロ構造のみを利
用するものがこれまでの通例である。ところで、ＦＥＴ
の高周波化、高性能化には以上述べたチャネル層中の電
子の移動度および速度のほかに、チャネル層へ蓄積でき
る電子濃度の大きさも重要な要因であることがよく知ら
れている。チャネル層電子濃度の最大値はヘテロ界面の
伝導バンドオフセット値（ΔＥ_c）によって決まり、Δ
Ｅ_cの値はＧａＡｓ／Ａｌ_0.3Ｇａ_0.7Ａｓ接合では約
０．２２ｅＶ、Ｉｎ_0.2Ｇａ_0.8Ａｓ／Ａｌ_0.3Ｇａ₀ _.7Ａ
ｓ接合では約０．４５ｅＶ、またＩｎ_0.53Ｇａ_0.47Ａｓ
／Ｉｎ_0.52Ａｌ_0.48Ａｓ接合では約０．５５ｅＶであ
る。すなわちＩｎＧａＡｓをチャネル層とするＦＥＴに
おいては、チャネル層の高Ｉｎ組成比化とともに、ΔＥ
_cの拡大が素子特性の向上に大きく寄与している。

【０００７】

【発明が解決しようとする課題】従来のＩｎ_XＧａ_1-XＡ
ｓ−ＦＥＴでは、上述のように基板との格子整合、疑似
格子整合の技術によって良質の結晶を得ている。しかし
これは同時に、利用可能なＩｎ組成比ｘを基板と格子整
合する組成近傍に制限している。具体的には、工業的に
容易に入手、利用できるＧａＡｓ基板およびＩｎＰ基板
上に素子形成する場合、Ｉｎ組成ｘはｘ＝０、およびｘ
＝０．５３を中心とし、ここからＩｎ組成比ｘが離れて
ゆけばゆくほど、臨界膜厚の制約により膜構造および素
子設計上の自由度が失われる。このため、例えばｘ＝
０．３０やｘ＝０．８５といった組成では事実上使用に
たる良質の結晶をＦＥＴチャネルとして充分な厚さで得
るのは非常に困難である。

【０００８】また従来のＩｎＧａＡｓ−ＦＥＴではＡｌ
ＧａＡｓ／ＩｎＧａＡｓ、およびＩｎＡｌＡｓ／ＩｎＧ
ａＡｓのΔＥｃで電子濃度の上限が規定されているた
め、それ以上の高電子濃度の蓄積を実現することは不可
能である。さらに加えて、従来のＩｎＧａＡｓ−ＦＥＴ
でＩｎ組成が５０％以上の場合は、基板としては格子整
合または疑似格子整合を満足するためにＩｎＰ基板を用
いざるをえなかった。しかしながら現時点でのＩｎＰ基
板はＳｉ基板やＧａＡｓ基板に比べると脆く、小面積基
板であり、かつ高価となっており、工業的量産上はＩｎ
Ｐ基板の使用はコスト面で不利である。

【０００９】本発明では以上３つの課題を同時に解決す
る。すなわち本発明は、従来のＩｎＧａＡｓ−ＦＥＴに
あった基板材との格子整合、疑似格子整合によるＩｎ組
成比の制約を事実上なくし、Ｉｎ_0.52Ａｌ_0.48Ａｓ／Ｉ
ｎ_0.53Ｇａ_0.47Ａｓよりも大きいΔＥｃを実現し、かつ
ＩｎＰ基板を使用しない新規なＩｎＧａＡｓ−ＦＥＴの
構成を具体的に提供するものである。

【００１０】

【課題を解決するための手段】本発明者は、チャネル層
であるＩｎＧａＡｓと格子定数が異なるＧａＡｓ基板ま
たはＳｉ基板上に、該ＩｎＧａＡｓと格子定数が等しい
化合物層をおく構造、および、その化合物層としてＡｌ
ＧａＡｓＳｂ層が適することを見い出した結果、上記問
題をすべて同時に解決し、本発明をなすに至った。

【００１１】すなわち本発明におけるＩｎＧａＡｓ−Ｆ
ＥＴは、ＧａＡｓ基板またはＳｉ基板と、この基板上に
順次形成されたＡｌ_yＧａ_1-yＡｓＳｂ層（０．３＜ｙ≦
０．８）とＩｎ_xＧａ_1-xＡｓ層（０．２≦ｘ≦０．９）
とを少なくとも具備し、少なくともＩｎ_xＧａ_1-xＡｓ層
と接する部分Ａｌ_yＧａ_1-yＡｓＳｂの格子定数が、Ｉｎ
_xＧａ_1-xＡｓ層の格子定数と実質的に等しいことを特徴
とする電界効果型トランジスタである。

【００１２】工業的な量産により適したＳｉ基板やＧａ
Ａｓ基板は、格子定数がＩｎＧａＡｓと大きく異なるた
め、上述歪みＨＥＭＴの場合のごく限られたＩｎ組成
比、膜厚範囲をのぞけば、これらの基板上にＩｎＧａＡ
ｓ層を直接形成すると、格子欠陥が発生しＩｎＧａＡｓ
−ＦＥＴに必要な高い電子輸送特性を得る事はできな
い。そこで、基板とＩｎＧａＡｓ層の間に、格子定数の
差を緩和させるバッファ層を形成することを考える。バ
ッファ層の材料としては、ＩｎＧａＡｓに実質的に格子
整合するものを考えるが、これは当然基板とは格子整合
しないため、バッファ層は、格子不整合での結晶成長下
においても欠陥の比較的少ない平滑な表面を形成でき、
電気的には絶縁性であり、またＦＥＴへの寄生容量、動
作時の高電界印加による異常電流、キャリア捕捉のもと
となる有害な準位が現れない等の性質を持つことが必要
となる。

【００１３】本発明者は、このバッファ層として、Ｉｎ
ＧａＡｓ層の格子定数と実質的に整合する格子定数をも
つように組成設定されたＡｌＧａＡｓＳｂを、格子定数
の異なるＧａＡｓ基板やＳｉ基板上に直接形成すること
を試みた。その結果、このＡｌＧａＡｓＳｂは、基板と
の格子不整合の影響をわずか数十原子層で吸収し、平滑
な表面を有する絶縁層になること、さらに、該絶縁層上
に形成したＩｎＧａＡｓ層は、格子欠陥が充分に少ない
高品質のものになるという実験事実を得た。さらにこの
積層構造で形成したＩｎＧａＡｓ−ＦＥＴは良好なピン
チオフ特性とＩｎ組成比に応じた高いｆ_Tを備えており
バッファ層に起因する素子性能の低下はみられない。す
なわち、ＡｌＧａＡｓＳｂは、格子定数の差を緩和させ
るために基板とＩｎＧａＡｓ層の間に形成するバッファ
層材料として、優れたものであることを見いだした。こ
のＡｌＧａＡｓＳｂよりなるバッファ層を採用すること
によりＧａＡｓ基板やＳｉ基板上に、格子欠陥が少なく
高い電子輸送特性を有するＩｎＧａＡｓチャネル層を形
成することが可能となる。

【００１４】

【作用】本発明のＦＥＴ構成によると、ＧａＡｓ基板や
Ｓｉ基板のようなＩｎＧａＡｓと格子定数の大きく異な
る基板上に、広いＩｎ組成域のＩｎＧａＡｓ層の形成が
任意の膜厚で可能となる。バッファ層として使用するＡ
ｌＧａＡｓＳｂの格子定数が、その組成比を変えること
で全組成域のＩｎＧａＡｓに対し格子整合するためであ
る。これにより、従来のＩｎＧａＡｓ-ＦＥＴでの組成
比、膜厚間の制限はなくなり、目的に応じたＩｎ組成比
とチャネル層厚を広い範囲で自由に設定できる。

【００１５】またバッファ層として使用するＡｌ_yＧａ
_1-yＡｓＳｂは、ｙ＞０．３の時にＩｎＧａＡｓとの間
に従来のＩｎＧａＡｓ−ＦＥＴよりも常に大きなΔＥｃ
を生成する。例えばＩｎ組成比５３％の場合ＡｌＧａＡ
ｓＳｂ中のＡｌ組成比を４０％とすればΔＥｃは０．８
ｅＶ以上であり従来のＩｎＰ上Ｉｎ_0.53Ｇａ_0.47Ａｓ／
Ｉｎ_0.52Ａｌ_0.58Ａｓ−ＦＥＴでの値約０．５５ｅＶを
上回る。また、Ｉｎ組成比やＡｌ組成比が増すとこのΔ
Ｅｃはさらに大きくなる。

【００１６】これらはいずれも、ＩｎＧａＡｓ−ＦＥＴ
の特性向上および性能最適化に対し大きく寄与する要因
となるものである。

【００１７】

【実施例】以下、実施例により、本発明によるＩｎＧａ
Ａｓ−ＦＥＴを詳細に説明する。実施例本発明のＩｎＧａＡｓ−ＦＥＴの実施例を図１によって
説明する。図１において、１は基板、２はＡｌＧａＡｓ
Ｓｂ層、３はＩｎＧａＡｓ層、４は化合物半導体層を示
す。また、５と７は一対のオーミック電極であり、５は
ソース電極、７はドレイン電極である。６はゲート電極
である。以下、各構成要素について説明する。基板１本発明に用いられる基板１は、工業的に広く用いられる
ＧａＡｓ基板、Ｓｉ基板であり、もしくは、表面に単結
晶のＧａＡｓを成長させたＳｉ基板でもよい。なかでも
半絶縁性で良質の単結晶基板が得られるＧａＡｓ基板
は、特に好ましい。基板の面方位は（１００）、（１１
０）、（１１１）等が好ましい。これらの面方位から、
１゜〜５゜ずらした面方位を用いることもある。なかで
も、（１００）面は良質の薄膜を成長させる上で最適で
ある。通常行われるように、基板表面を平坦化し、清浄
化する目的で、基板と同じ材質の半導体を成長させたも
のを本発明の基板１として使用してもよい。ＡｌＧａＡｓＳｂ層２この層は以下のような手順で形成される。まず、Ａｌ_y
Ｇａ_1-yＡｓ_zＳｂ_1-zの組成比ｙとｚを次のように決定
する。（１）Ａｌ組成比ｙは０．３以上で０．８を越えない範
囲とする。

【００１８】このようにすれば、従来のＩｎＧａＡｓ−
ＦＥＴにおいてもちいられているＩｎ_0.2Ｇａ_0.8Ａｓ／
Ａｌ_0.3Ｇａ_0.7Ａｓ、Ｉｎ_0.53Ｇａ_0.47Ａｓ／Ｉｎ_0.52
Ａｌ _0.48Ａｓの各接合のいずれよりも大きなΔＥｃが確
保される。この目的のために、Ａｌ組成比ｙは０．３以
上であればよいが、Ａｌ組成比ｙをより多くすればΔＥ
ｃはより大きくなり特性向上が図られる。またＡｌ組成
比ｙはこのほかに、ＡｌＧａＡｓＳｂ層の電気絶縁性、
および素子耐久性等にも影響する要因であるので、実際
の素子設計にあたっては、チャネル層の電子濃度、素子
構造、ＡｌＧａＡｓＳｂ層へのドーピングの有無等との
関連において適宜決定されればよい。このうち耐久性の
観点からはｙ≦０．８であることが好ましい。（２）ＩｎＧａＡｓ層３と実質的に格子整合するようＡ
ｓ組成比ｚを選ぶ。

【００１９】上述の０．３＜ｙ≦０．８の範囲で、この
条件を満たすようなｚは、チャネル層となるＩｎＧａＡ
ｓ（０．２≦ｘ≦０．９）のすべての組成域で選択でき
る。具体的には、例えば次式を用いて算定すればよい。Ｉｎ_xＧａ_1-xＡｓの格子定数＝ｘ・ｄ（ＩｎＡｓ）＋
（１−ｘ）・ｄ（ＧａＡｓ）Ａｌ_yＧａ_1-yＡｓ_zＳｂ_1-zの格子定数＝ｙｚ・ｄ（Ａｌ
Ａｓ）＋ｙ（１−ｚ）・ｄ（ＡｌＳｂ）＋（１−ｙ）ｚ
・ｄ（ＧａＡｓ）＋（１−ｙ）（１−ｚ）・ｄ（ＧａＳ
ｂ）ただしここにｄ（ＡＢ）は２元化合物ＡＢのバルク格子
定数である。

【００２０】（ＡはＡｌ、Ｇａ、Ｉｎ、ＢはＡｓ、Ｓ
ｂのいずれか）以上の（１），（２）によって決められたｙ，ｚの値を
もちいてＡｌＧａＡｓＳｂ層を形成する。この時この層
は（ａ）基板１上に直接成長した場合でも欠陥の少ない
平滑な表面を有し、（ｂ）特に基板１との界面付近で
は、寄生容量等の原因となる結晶欠陥や有害準位の少な
いものとする必要がある。

【００２１】このようなＡｌＧａＡｓＳｂ層は、上記手
順にて決定されたｙ，ｚの組成をもつＡｌＧａＡｓＳｂ
を基板１に直接積むことによって形成できる。一例とし
て、ＧａＡｓ基板１上に、Ｉｎ_0.8Ｇａ_0.2Ａｓと実質的
に格子整合する組成比のＡｌＧａＡｓＳｂ層２を形成
し、次いで、膜厚１００ｎｍのＩｎ_0.8Ｇａ_0.2Ａｓ層３
を積層した場合の電子移動度を、ＡｌＧａＡｓＳｂ層２
の膜厚の関数として図３に示す（図中黒丸）。Ｘ線回折
法により、ＡｌＧａＡｓＳｂ層２とＩｎＧａＡｓ層３の
格子定数が０．３％以内で一致していることを確認し
た。また、比較のため、ＧａＡｓ基板１上に、ＧａＡｓ
層をまず形成し、次いで、膜厚１００ｎｍのＩｎ_0.8Ｇ
ａ_0.2Ａｓ層を積層した場合のこの層の電子移動度を白
丸で示す。なお、各層の形成は分子線エピタキシー法
（以下、ＭＢＥ法と略す）によった。ＧａＡｓ層上に設
けた１００ｎｍのＩｎ_0.8Ｇａ_0.2Ａｓ層は、臨界膜厚を
越えていて、電子移動度は大変低い。一方、ＡｌＧａＡ
ｓＳｂ層上に形成したＩｎ_0.8Ｇａ_0.2Ａｓ層３の電子移
動度は、ＡｌＧａＡｓＳｂ層の膜厚が０．１μｍ以上で
とても高い値が得られている。すなわち、Ｉｎ_0.8Ｇａ
_0.2Ａｓと実質的に格子整合しているＡｌＧａＡｓＳｂ
バッファー層の上に形成したＩｎ_0.8Ｇａ_0.2Ａｓ層の膜
質が、非常に良好であり、優れた電子輸送特性を有する
ことが分かった。ＲＨＥＥＤ（Ｒｅｆｌｅｃｔｉｏｎ
ＨｉｇｈＥｎｅｒｇｙＥｌｅｃｔｒｏｎＤｉｆｆ
ｒａｃｔｉｏｎ）、およびＸ線解析等の結果からも、膜
厚が０．１μｍ以上のＡｌＧａＡｓＳｂ層は極めて平滑
な表面を有するばかりか、ＧａＡｓ基板１との界面から
約３０ｎｍの距離にある領域を除けば、膜の大部分の領
域において、結晶性も良好であることが分かった。この
実験ではＡｌＧａＡｓＳｂ層の組成はＡｌ_0.4Ｇａ_0.6Ａ
ｓ_0.3Ｓｂ_0.7としたが、別種の格子整合組成Ａｌ_0.8Ｇ
ａ_0.2Ａｓ_0.32Ｓｂ_0.68等をもちいても同様の結果が得
られた。また他の例として、ＧａＡｓ基板上１にＡｌ
_0.7Ｇａ_0.3Ａｓ_0.58Ｓｂ_0.42層２を０．５μｍ、Ｉｎ
_0.5Ｇａ_0.5Ａｓ層３を２０ｎｍ、さらにＡｌ_0.7Ｇａ_0.3
Ａｓ_0.58Ｓｂ_0.42層４を３０ｎｍと順次積み、ダブルヘ
テロ変調ドープ構造としたものの移動度は１１０００ｃ
ｍ²／Ｖｓｅｃを越えた。すなわち、ＩｎＰ基板上に格
子整合するＩｎ_0.53Ｇａ_0.47Ａｓ／Ｉｎ_0.52Ａｌ_0.48Ａ
ｓによる同様の構造の場合と同等かそれ以上の移動度が
得られている。

【００２２】このように、ＡｌＧａＡｓＳｂは、ＩｎＧ
ａＡｓ層３を、ＩｎＧａＡｓとは格子定数の異なる基板
１上に形成する時のバッファ層として、非常に優れた材
料である。基板１の表面がＧａＡｓの場合に関しては、
このＡｌＧａＡｓＳｂ層の形成は、ＡｌＧａＡｓＳｂの
格子定数の値をＧａＡｓの値からＩｎＧａＡｓ層の値へ
と段階的に変化させてゆくいわゆるステップグレイディ
ドバッファ層とする事も例えば可能である。この場合に
はＡｌＧａＡｓＳｂ層の最上部少なくとも１０ｎｍが上
記で決定されたｙ，ｚの組成となるようにする。なお、
このステップグレイディドバッファＡｌＧａＡｓＳｂ層
を用いる場合、ＭＢＥ法等によりＡｌＧａＡｓＳｂを成
膜する時に、Ｓｂ供給量のみを暫時増加してゆくことで
目的の傾斜組成が容易に形成できる。この利点からもＡ
ｌＧａＡｓＳｂはバッファ層材料として優れたものであ
る。

【００２３】ＡｌＧａＡｓＳｂ層２の厚さは自由に選ん
でよいが、製造の観点からは、０.１〜３.０μｍが好ま
しい範囲である。ＡｌＧａＡｓＳｂ層２へｎ型のドーピ
ングを行い、ＩｎＧａＡｓチャネル層３への電子供給層
となることを兼ねてもよい。この場合ドーパントはＴ
ｅ、Ｓｅ，Ｓ，Ｓｎ，Ｓｉ等が好ましい。またドナー不
純物濃度は厚さ方向に均一、不均一いずれでもよいが、
基板側の絶縁性確保の観点からはＩｎＧａＡｓ層３の
下、５０ｎｍ以内におさめるのが好ましい。ＩｎＧａＡｓ層３本発明のチャネル層であるＩｎＧａＡｓ層３は、制御電
極にかかる電圧によって電気伝導を制御する都合上、厚
さ２００ｎｍ以下が好ましい。ＩｎＧａＡｓ層３は、ノ
ンドープでもよいが、必要に応じてドナー不純物をドー
プすることも可能である。ドナー不純物は、Ｓｉ、Ｓ
ｅ，Ｔｅ、Ｓ、Ｓｎ等が好ましい。また、ＩｎＧａＡｓ
層３の厚さ方向のドナー不純物濃度は、均一であって
も、不均一であっても良い。

【００２４】ＩｎＧａＡｓのＩｎ組成比は、目的性能に
合わせて自由に設定できるが、０．５３以上の時に、従
来にない超高速のＦＥＴが実現でき、本発明の効果が最
も顕著に発現される。またＩｎ組成比を大きくすると素
子のチャネル耐圧は一般に小さくなる。このことも考慮
して目的にあったＩｎ組成比を選定することができる。化合物半導体層４化合物半導体層４は、上記ＡｌＧａＡｓＳｂ層２での
ｙ，ｚで決まる組成のＡｌ_yＧａ_1-yＡｓ_zＳｂ_1-zで形成
すると、ΔＥｃの大きさ、および製造工程の簡略化の観
点から好ましい。しかし、異なる材料、または組成比さ
らにはそれらの積層でもよく、目的性能に応じて適宜選
定される。

【００２５】化合物半導体層４は、ＩｎＧａＡｓと実質
的に格子整合し、かつ、電子をＩｎＧａＡｓ層３中に閉
じこめるのに充分なΔＥｃを形成するためＩｎＧａＡｓ
よりも大きなバンドギャップを持つものが好ましい。シ
ョットキー接合を用いるＦＥＴでは、化合物半導体層４
とゲート電極６とが良好なショットキー接合を形成する
ことが必要であり、ＭＩＳ型ＦＥＴでは、良好な絶縁膜
となる材質が望ましい。これらの要請を満足するものと
して、ＡｌＧａＡｓＳｂ、ＡｌＩｎＡｓ、ＡｌＩｎＡｓ
Ｓｂ、ＡｌＧａＰＳｂ、ＡｌＩｎＰＳｂがある。良質の
薄膜が得やすいＡｌＧａＡｓＳｂ、ＡｌＩｎＡｓ、Ａｌ
ＩｎＡｓＳｂは特に好ましい。化合物半導体層４の組成
比は、ＡｌＧａＡｓＳｂ層２と同様な手順でＩｎＧａＡ
ｓ層と格子整合するように定められる。

【００２６】化合物半導体層４の厚さは、５０〓〜１０
００〓が好ましく、ゲート電極６によるＩｎＧａＡｓ層
チャネルの制御が良好におこなえる範囲であればよい。
化合物半導体層４にドナー不純物をドープしてＩｎＧａ
Ａｓ層３への電子供給層としても良い。ドナー不純物
は、Ｔｅ、Ｓｅ、Ｓ、Ｓｉ、Ｓｎ等が特に好ましい。ド
ナー不純物濃度は、第２の化合物半導体層４の厚さ方向
に均一でも、不均一でも良い。特に、ゲート電極６が形
成される側の界面近傍のみ、ドナー不純物をドープしな
い構造にすると、ゲート耐圧が低下せず好ましい。ま
た、ＩｎＧａＡｓ層３との界面近傍には不純物をドープ
しないいわゆるスペーサ構造にすれば、不純物によるＩ
ｎＧａＡｓ層３中の伝導電子の散乱を低減でき、ＦＥＴ
の動作速度を高める上で好ましい。

【００２７】表面保護やゲート電極接合のためのキャッ
プ層、リセス形成の為のストッパー層、ノンアロイオー
ミック形成のためのドープ層等の目的で、この化合物半
導体層４の上にさらに同種または別種の表面層が積層さ
れてもよい。ソース電極５、およびドレイン電極７オーミック電極であるソース電極５、およびドレイン電
極７の構造としては種々のものがあるが、図１に示す構
造では、ＩｎＧａＡｓ層３に電極金属を直接コンタクト
させる構造をとっている。すなわち、ソース電極５、お
よびドレイン電極７の下部のみ、化合物半導体層４をエ
ッチングして、ＩｎＧａＡｓ層３に電極金属を直接被着
する構造とした。この場合、電極とＩｎＧａＡｓ層間の
接触抵抗の低減のために熱処理を行っても良い。とく
に、Ｇａ含有量が多く、電極金属のコンタクトのみでは
良好なオーミック接合が得られにくい組成比のＧａＩｎ
Ａｓに対しては、熱処理は有効である。電極金属は、Ｉ
ｎＧａＡｓ層３とオーミック接合が得られるものなら何
でも良いが、熱処理を行うときは、例えばＡｕＧｅ／Ｎ
ｉ／Ａｕの３層構造やＭｏ／Ａｕの２層構造などを用い
ることができる。

【００２８】また、ソース電極５、およびドレイン電極
７として、化合物半導体層４をエッチングせずに電極金
属を被着し、熱処理によってオーミック接触をとる通常
のＨＥＭＴ等で用いられるのと同様の構造、材質として
も良い。この場合の素子構造を図２に示す。本発明で
は、ＩｎＧａＡｓ層３のＩｎ組成比および膜厚がともに
従来より大きくとれるので、そのような場合には図１で
示したＩｎＧａＡｓ層３の露出による直接オーミックの
電極が特に有効となる。しかしながら、本発明において
はその性格上、オーミックおよびゲートの電極構造、お
よび電極形成法に関しては、従来系におけるのと同様の
ものが一般に適用できるものである。ゲート電極６ゲート電極６は、その下部に空乏層を形成できればよ
く、ショットキーゲート、またはＭＩＳ型ゲートが、化
合物半導体層４との関連において構成されればよい。電
極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、ＷＳｉ、Ａｕ
などが好ましい。これらを積層構造にしたものも好まし
い。ゲート電極とチャネル層とのメサ側壁でのリークを
避けるためにＩｎＧａＡｓ選択エッチングを行う等の処
置は、従来のＩｎＧａＡｓ−ＦＥＴにおけるのと同様で
ある。

【００２９】またこのゲート電極形成では、いわゆるゲ
ートリセスの構造が用いられてもよい。以上が本発明の
ＩｎＧａＡｓ−ＦＥＴの実施例の構造である。このよう
な構造によるＦＥＴでは、ＡｌＧａＡｓＳｂ層２に由来
する素子性能の劣化は認められない。従って膜の電子移
動度や、同一ゲート長でのＦＥＴのｆ _T値は、Ｉｎ組成
比の増加に伴いより高い値を示すこととなる。

【００３０】また、ＩｎＧａＡｓ層３の膜厚が、伝導電
子の波長と同程度の厚さになると、ＩｎＧａＡｓ層３中
の電子のエネルギーレベルは量子化され、量子化準位が
形成されることはよく知られている（図５の３０）。こ
の時ＩｎＧａＡｓの実効バンドギャップは大きくなり、
量子化準位を形成しないものに比べ耐圧も高く、またＩ
ｎＧａＡｓ層３中を流れる電子が散乱を受けにくくなる
ため、高速動作にも適したＦＥＴとなる。Ｉｎ組成比に
もよるが、ＩｎＧａＡｓ層３の膜厚が２０ｎｍ以下にな
ると、上記効果はより顕著となる。量子化準位の大きさ
はＩｎＧａＡｓ層のＩｎ組成比と膜厚，およびＡｌＧａ
ＡｓＳｂ層のＡｌ組成比とから算定できるが、ＩｎＧａ
Ａｓ層膜厚が同一の場合は、ΔＥ_cの大きいことがこの
量子化準位を大きくすることになる。従って、本発明に
よるＦＥＴは従来のＩｎＧａＡｓ−ＦＥＴよりもこの点
でも優れていることがわかる。

【００３１】以下、本実施例を４つの試作例でさらに詳
細に説明する。［試作例１］本発明によるＩｎＧａＡｓ−ＦＥＴの第１
の試作例を、図４（ａ）を用いて説明する。試作例１で
は、化合物半導体層４にはＡｌ組成比の高いＡｌＧａＡ
ｓＳｂを用いてＭＩＳ型ゲートの障壁層とし、かつその
一部にドーピングを施してＩｎＧａＡｓ層への電子供給
層にもしている。

【００３２】ＩｎＧａＡｓ層３のＩｎ組成比は、Ｉｎ
_0.8Ｇａ_0.2Ａｓである。厚さ３５０μｍの鏡面研磨した
（１００）面の半絶縁性ＧａＡｓ基板を基板１として使
用した。基板１上に、Ｉｎ_0.8Ｇａ_0.2Ａｓと格子定数が
等しいＡｌ_0.6Ｇａ_0.4Ａｓ_0.31Ｓｂ_0.69層２を６００ｎ
ｍ、Ｉｎ_0.8Ｇａ_0.2Ａｓ層３を２０ｎｍ、ついで、化合
物半導体層４としてＡｌ_0.6Ｇａ_0.4Ａｓ_0.31Ｓｂ_0.69層
４を３５ｎｍ、最後に表面保護を目的としたキャップ層
４１としてＧａＡｓ_0.32Ｓｂ_0.68層４ｎｍを、ＭＢＥ法
により順次形成した。これらのうち化合物半導体層４に
のみＴｅのドーピングを施した。この層３５ｎｍのう
ち、ＩｎＧａＡｓ層３との界面から測って２ｎｍから１
７ｎｍの領域にのみ１×１０¹⁸／ｃｍ³のＴｅをドープ
した。この膜の電子移動度は１７０００ｃｍ²／Ｖｓｅ
ｃであった。

【００３３】次に、通常のフォトリソグラフィーにより
ＦＥＴ素子構造を形成した。すなわち、まず、Ｈ₃Ｐ
Ｏ₄：Ｈ₂Ｏ₂系エッチング液によるエッチングによりメ
サ構造を形成した。このエッチング深さは８００ｎｍで
ありＧａＡｓ基板１を露出した。次に、ＨＣｌ系エッチ
ング液により、ＡｌＧａＡｓＳｂ層４のソース電極５、
およびドレイン電極７の下地部分のみをエッチングし、
Ｉｎ_0.8Ｇａ_0.2Ａｓ層３の表面を出した。引き続き真空
蒸着法によって、ＡｕＧｅ（Ａｕ：Ｇｅ＝８８：１２）
層５１、７１を２００ｎｍ、Ｎｉ層５２、７２を５０ｎ
ｍ、Ａｕ層５３、７３を３５０ｎｍ連続して蒸着し、リ
フトオフして、ソース電極５、ドレイン電極７を形成し
た。これによりＩｎ_0.8Ｇａ_0.2Ａｓ層３との良好なオー
ミック接合を得た。また、ゲート電極６は３００ｎｍの
Ａｌを蒸着、リフトオフによって形成した。［試作例２］本発明による第２の試作例を説明する。

【００３４】試作例２では、ＡｌＧａＡｓＳｂ層２が上
述ステップグレイディドバッファとなっている点が試作
例１と異なる。ステップグレイディドバッファによるＡ
ｌＧａＡｓＳｂ層２の形成は次のように行った。厚さ３
５０μｍの鏡面研磨した（１００）面の半絶縁性ＧａＡ
ｓ基板を基板１として使用し、該基板上にＧａＡｓ１０
０ｎｍを積層したのち、ノンドープのＡｌ_0.8Ｇａ_0.2Ａ
ｓＳｂ層２を４５０ｎｍ形成した。この層の詳細な内訳
は、Ａｌ _0.8Ｇａ_0.2Ａｓ_0.32+aＳｂ_0.68-aと標記して、
ＧａＡｓ基板側からａ＝０．６６を１００ｎｍ、ａ＝
０．５５、ａ＝０．４４、ａ＝０．３３，ａ＝０．２
２，ａ＝０．１１を各５０ｎｍ、最後にａ＝０すなわち
Ａｌ_0.8Ｇａ_0.2Ａｓ_0.32Ｓｂ_0. ₆₈を１００ｎｍ順次積層
し、合わせて４５０ｎｍとなるように設定した。より具
体的には、ＭＢＥ法においてＡｓ源の温度は一定とし、
Ｓｂ源の温度を６段階にわけて暫時上昇させ最終的にＡ
ｓ_0.32Ｓｂ_0.68の組成比を得る温度にすることでこの層
を実現した。しかしながら、この層の内訳組成は多少の
誤差を含んでいても一向に問題ない。大切なのは最上部
の組成比がＩｎＧａＡｓ層３と実質的に格子整合するよ
うになっていることである。

【００３５】以下試作例１と同様の工程を経て、図４
（ａ）に示すＦＥＴを製作した。ただしオーミック電極
にはＭｏを３０ｎｍとＡｕを４００ｎｍとを積層したも
の、ゲート電極にはＴｉを５０ｎｍとＡｕを４００ｎｍ
とを積層したものを使用した。また、ゲート電極の下Ｇ
ａＡｓＳｂキャップ層４１はゲート電極形成の前に除去
し、ゲート電極はＡｌＧａＡｓＳｂ層４と直接に接する
ようにした。［試作例３］本発明による第３の試作例を、図４（ｂ）
により説明する。

【００３６】試作例３では、試作例１の場合に加え、さ
らにＡｌＧａＡｓＳｂ層２へもドナー不純物をドープし
ている。また、ＩｎＧａＡｓ層３の組成は、Ｉｎ_0.6Ｇ
ａ_0.4Ａｓである。ＡｌＧａＡｓＳｂ層２としては、Ｉ
ｎ_0.6Ｇａ_0.4Ａｓに格子整合したＡｌ_0.6Ｇａ_0.4Ａｓ
_0.48Ｓｂ_0.52層２を５００ｎｍ形成した。この層はＩｎ
ＧａＡｓ層との界面から測って４ｎｍから１９ｎｍの部
分にのみＴｅを３×１０¹⁸／ｃｍ³ドープした。つい
で、Ｉｎ_0.6Ｇａ_0.4Ａｓ層３を２０ｎｍ、化合物半導体
層４としてＡｌ_0.6Ｇａ_0.4Ａｓ_0.48Ｓｂ_0.52層を３０ｎ
ｍ、キャップ層４１としてＧａＡｓＳｂ５ｎｍをＭＢＥ
法により順次形成した。このうち化合物半導体層４に
は、ＩｎＧａＡｓ層３との界面から測って７ｎｍの部位
に、４×１０¹²／ｃｍ²のＴｅをシート状にドープし
た。この膜のＩｎＧａＡｓ層３の電子濃度は５×１０¹²
／ｃｍ²と高く、また電子移動度は１００００ｃｍ²／Ｖ
ｓｅｃを越えた。

【００３７】以後、試作例２と同様の工程を経て、図４
（ｂ）に示すＦＥＴを製作した。［試作例４］本発明による第４の試作例を、図４（ｃ）
により説明する。本試作例では、ＩｎＧａＡｓ層３は１
５ｎｍのＩｎ_0.8Ｇａ_0.2Ａｓよりなる。試作例３の場合
に比べて、この例ではＩｎＧａＡｓ層３内へも１×１０
¹²／ｃｍ ²のＳｉをシート状にド−ピングした。化合物
半導体層４としてはＡｌ_0.8Ｇａ_0. ₂Ａｓ_0.32Ｓｂ_0.68層
４ａを１０ｎｍ（ドープは試作例３と同様）、ノンドー
プのＡｌ_0.2Ｉｎ_0.8Ａｓ層４ｂを１０ｎｍが形成した。
この後オーミック電極のためのドープ層４２として、Ｉ
ｎ_0.8Ｇａ_0.2Ａｓ（Ｓｉを２×１０¹⁹／ｃｍ³ドープ）
を２０ｎｍ積層した。この膜のＩｎＧａＡｓ層３の電子
濃度は６．５×１０ ¹²／ｃｍ²、電子移動度は１０００
０ｃｍ²／Ｖｓｅｃであった。

【００３８】オーミック電極は上述図２の場合の構成に
より、Ｔｉ３０ｎｍの上にＡｕ４００ｎｍを積層する構
造とし熱処理して良好なコンタクトを得た。ゲート電極
は、まずゲートリセスをクエン酸によるＡｌＩｎＡｓ層
までのエッチングで形成した後、Ｔｉ５０ｎｍの上にＡ
ｕ４００ｎｍの構成で電極形成した。これらの素子はい
ずれもＩｎ組成比に応じた高いｆ_T値を有する。たとえ
ば試作例１でゲート長が０．６μｍの場合に、ｆ_T値は
１１０ＧＨｚであった。

【００３９】

【本発明の効果】以上説明したように、本発明によるＩ
ｎＧａＡｓ−ＦＥＴは、電子輸送特性がＧａＡｓより優
れたＩｎＧａＡｓをチャネル層として用いているため、
ＧａＡｓ−ＦＥＴよりも高い周波数領域まで動作させる
ことができる。あるいは、一定の周波数で比較すれば、
ＧａＡｓ−ＦＥＴよりも利得が大きい、雑音指数が低い
等優れた高周波特性を有する。

【００４０】本発明によれば、基板としては、大口径、
高品質、かつ、安価なＳｉ基板やＧａＡｓ基板を使用で
きるため、従来のＩｎＰ基板を用いるＩｎＧａＡｓ−Ｆ
ＥＴよりも、量産性に優れた、低コストのＩｎＧａＡｓ
−ＦＥＴを提供することが可能になる。また本発明によ
れば、ＩｎＧａＡｓ層のＩｎ組成比と膜厚を、基板の格
子定数と無関係に広範囲で独立に選択できるので、使用
目的に応じたＦＥＴの設計が行える。これにより、高Ｉ
ｎ組成のＦＥＴが単一チャネル層で充分実現できる（上
記試作例１、２、４）。また、使用周波数帯や目的性能
に応じて、それぞれ適切なＩｎ組成比のチャネル層を自
由な膜厚で構成することも可能となり、これによってチ
ャネル層以外の膜構成、素子ゲート長、利得、素子耐圧
等、他の素子パラメータ設定に対する自由度を大きく
し、より効果的な素子構成による素子性能の向上、最適
化が広く可能となる。また従来、高Ｉｎ組成では電子走
行方向には圧縮歪みがチャネル層に加わっていたが、無
歪みあるいは拡張歪みを加えることもでき電子輸送特性
の改善が図られる、等の多くの効用が期待できる。この
一例は、上記試作例１の電子移動度で示したとおりであ
る。

【００４１】また、本発明によると従来より大きなΔＥ
_cがＩｎＧａＡｓ層の下側界面に自動的に形成される。
さらに、ＩｎＧａＡｓ層の上側界面へのＡｌＧａＡｓＳ
ｂ層の形成も、同一の装置（例えばＭＢＥ装置）による
同一の成膜操作で極めて容易に行うことができる。ΔＥ
_cが大きく取れることは、量子化準位を大きくする、電
子濃度を大きく取れるなどの点からＦＥＴ性能の向上に
寄与するものである。例えば、上述試作例３、４のよう
に、ＩｎＧａＡｓ層の上層、下層ともに変調ドーピング
をおこなう、いわゆるダブルドープダブルヘテロ（ＤＤ
ＤＨ）構造、さらにはＩｎＧａＡｓチャネルへもドーピ
ングを行うような高出力をめざした高電子濃度の素子構
造の場合、本発明によると大きなΔＥｃが実現し、従来
以上の効果を発揮する。

【００４２】以上の効果を単一または複合して利用する
ことにより、本発明によるＩｎＧａＡｓ−ＦＥＴは従来
のＩｎＧａＡｓ−ＦＥＴよりも優れた性質、性能を有す
るものである。

【図面の簡単な説明】

【図１】本発明によるＩｎＧａＡｓ−ＦＥＴの実施例の
基本構成を示す断面図。

【図２】本発明によるＩｎＧａＡｓ−ＦＥＴの実施例の
基本構成を示す断面図。

【図３】ＡｌＧａＡｓＳｂ層、あるいはＧａＡｓ層をＧ
ａＡｓ基板上にまず形成し、次いでＩｎＧａＡｓ層を積
層したときの、ＩｎＧａＡｓ層の電子移動度を示すデー
タである。

【図４】本発明のＩｎＧａＡｓ−ＦＥＴの試作例１から
４の構成を示す断面図であり、斜線の入った層は、その
層の一部分または全部分にドーピングが施されているこ
とを表す。

【図５】実施例のＦＥＴにおいて、ＩｎＧａＡｓ電子走
行層に形成されている電子の量子化準位を示す図。

【符号の説明】

１基板２ＡｌＧａＡｓＳｂ層３ＩｎＧａＡｓ層４化合物半導体層５ソース電極６ゲート電極７ドレイン電極３０ＧａＩｎＡｓ層３中の電子の量子化準位４１化合物半導体層４の上に形成される表面層（表面
保護層）４２化合物半導体層４の上に形成される表面層（オー
ミックのためのドープ層）４ａ化合物半導体層４の内の第１層（ＡｌＧａＡｓＳ
ｂ）４ｂ化合物半導体層４の内の第２層（ＡｌＩｎＡｓ）５１ソース電極５のＡｕＧｅ層５２ソース電極５のＮｉ層５３ソース電極５のＡｕ層７１ドレイン電極７のＡｕＧｅ層７２ドレイン電極７のＮｉ層７３ドレイン電極７のＡｕ

Claims

【特許請求の範囲】

【請求項１】ＧａＡｓ基板またはＳｉ基板と、該基板
上に順次形成されたＡｌ_yＧａ_1-yＡｓＳｂ層（０．３＜
ｙ≦０．８）とＩｎ_xＧａ_1-xＡｓ層（０．２≦ｘ≦０．
９）を少なくとも具備し、少なくとも前記Ｉｎ_xＧａ_1-x
Ａｓ層と接する部分のＡｌ_yＧａ_1-yＡｓＳｂの格子定数
が、Ｉｎ_xＧａ_1-xＡｓ層の格子定数と実質的に等しいこ
とを特徴とする電界効果型トランジスタ。
【請求項２】Ｉｎ_xＧａ_1-xＡｓ層の上に、さらに化合
物半導体層が積層され、該化合物半導体層が、ＡｌＧａ
ＡｓＳｂ、ＡｌＩｎＡｓ、ＡｌＩｎＡｓＳｂ、ＡｌＧａ
ＰＳｂ、およびＡｌＩｎＰＳｂの中から選ばれた少なく
とも一種からなり、これらの格子定数がＩｎ_xＧａ_1-xＡ
ｓの格子定数と実質的に等しく、またこれらのバンドギ
ャップが、Ｉｎ_xＧａ_1-xＡｓのバンドギャップより大き
くなされている請求項１の電界効果型トランジスタ。
【請求項３】Ｉｎ_xＧａ_1-xＡｓ組成が０．５３≦ｘ
≦０．９である請求項２の電界効果型トランジスタ。
【請求項４】Ａｌ_yＧａ_1-yＡｓ_zＳｂ_1-zの組成比ｚ
は、Ａｌ_yＧａ_1-yＡｓ_zＳｂ_1-zの格子定数の値が、Ｇａ
Ａｓの格子定数の値からＩｎ_xＧａ_1-xＡｓ層の格子定数
の値へむけて段階的に変化し、Ｉｎ_xＧａ_1-xＡｓとの接
合面近傍においてＩｎ_xＧａ_1-xＡｓの格子定数と実質的
に等しくなるように設定されている請求項１の電界効果
型トランジスタ。