JP2001044417A - 半導体装置 - Google Patents
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Abstract
(57)【要約】
【課題】 Ｉｎを含むＩＩＩ−Ｖ族化合物半導体層を有
する電界効果型トランジスタのしきい値変動を少なく
し、信頼性向上を図る。 【解決手段】 半導体基板の上に、ＩＩＩ−Ｖ族化合物
半導体からなるキャリア走行層が形成されている。キャ
リア走行層の上にキャリア供給層が形成されている。キ
ャリア供給層は、キャリア供給層とキャリア走行層との
界面に２次元キャリアガスを生成するためのキャリアを
供給する。また、キャリア供給層は、ＩＩＩ族元素とし
てＩｎを含むＩＩＩ−Ｖ族化合物半導体で形成される。
キャリア供給層の一部の領域の上方にゲート電極が配置
されている。ゲート電極とキャリア供給層との間に中間
層が配置されている。中間層は、ＩＩＩ族元素としてＩ
ｎを含まないＩＩＩ−Ｖ族化合物半導体で形成される。
ゲート電極の両側にオーミック電極が配置されている。
する電界効果型トランジスタのしきい値変動を少なく
し、信頼性向上を図る。 【解決手段】 半導体基板の上に、ＩＩＩ−Ｖ族化合物
半導体からなるキャリア走行層が形成されている。キャ
リア走行層の上にキャリア供給層が形成されている。キ
ャリア供給層は、キャリア供給層とキャリア走行層との
界面に２次元キャリアガスを生成するためのキャリアを
供給する。また、キャリア供給層は、ＩＩＩ族元素とし
てＩｎを含むＩＩＩ−Ｖ族化合物半導体で形成される。
キャリア供給層の一部の領域の上方にゲート電極が配置
されている。ゲート電極とキャリア供給層との間に中間
層が配置されている。中間層は、ＩＩＩ族元素としてＩ
ｎを含まないＩＩＩ−Ｖ族化合物半導体で形成される。
ゲート電極の両側にオーミック電極が配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＩＩＩ−Ｖ族化合物半導体からなるキャリア走
行層内を移動するキャリアの量をゲート電極に印加する
電圧で制御する半導体装置に関する。
し、特にＩＩＩ−Ｖ族化合物半導体からなるキャリア走
行層内を移動するキャリアの量をゲート電極に印加する
電圧で制御する半導体装置に関する。
【０００２】
【従来の技術】近年のコンピュータシステムや通信シス
テムの高速化、高性能化の要請に伴い、ＩＩＩ−Ｖ族化
合物半導体を用いた高電子移動度トランジスタ（ＨＥＭ
Ｔ）の開発が進んでいる。
テムの高速化、高性能化の要請に伴い、ＩＩＩ−Ｖ族化
合物半導体を用いた高電子移動度トランジスタ（ＨＥＭ
Ｔ）の開発が進んでいる。
【０００３】以下、従来のＩｎＰ系ＨＥＭＴについて説
明する。ＩｎＰ系ＨＥＭＴにおいては、ＩｎＰ基板が用
いられ、電子走行層としてＩｎＧａＡｓ、電子供給層と
してｎ型のＩｎＡｌＡｓが用いられる。電子供給層の上
に、ｎ型ＩｎＧａＡｓからなるコンタクト層が形成され
る。ゲート電極が、コンタクト層にショットキ接触す
る。ソース及びドレイン電極が、ゲート電極の両側にお
いてコンタクト層にオーミック接触する。ゲート電極と
ｎ型ＩｎＡｌＡｓ電子供給層との間に、ゲートリーク電
流低減のために、アンドープのＩｎＡｌＡｓ層が挿入さ
れる場合もある。
明する。ＩｎＰ系ＨＥＭＴにおいては、ＩｎＰ基板が用
いられ、電子走行層としてＩｎＧａＡｓ、電子供給層と
してｎ型のＩｎＡｌＡｓが用いられる。電子供給層の上
に、ｎ型ＩｎＧａＡｓからなるコンタクト層が形成され
る。ゲート電極が、コンタクト層にショットキ接触す
る。ソース及びドレイン電極が、ゲート電極の両側にお
いてコンタクト層にオーミック接触する。ゲート電極と
ｎ型ＩｎＡｌＡｓ電子供給層との間に、ゲートリーク電
流低減のために、アンドープのＩｎＡｌＡｓ層が挿入さ
れる場合もある。
【０００４】しきい値を正確に制御するために、ｎ型Ｉ
ｎＧａＡｓコンタクト層とアンドープのＩｎＡｌＡｓ層
との間にＩｎＰ層を挿入する場合がある。ＩｎＰは、Ｉ
ｎＡｌＡｓやＩｎＧａＡｓとは異なる化学的エッチング
耐性を有する。このような構造とすると、ゲート接触部
分のｎ型ＩｎＧａＡｓコンタクト層を制御性よく除去
し、その下のＩｎＰ層やアンドープＩｎＡｌＡｓ層を露
出させることができる。ゲート電極は、露出したＩｎＰ
層またはアンドープＩｎＡｌＡｓ層に接触する。
ｎＧａＡｓコンタクト層とアンドープのＩｎＡｌＡｓ層
との間にＩｎＰ層を挿入する場合がある。ＩｎＰは、Ｉ
ｎＡｌＡｓやＩｎＧａＡｓとは異なる化学的エッチング
耐性を有する。このような構造とすると、ゲート接触部
分のｎ型ＩｎＧａＡｓコンタクト層を制御性よく除去
し、その下のＩｎＰ層やアンドープＩｎＡｌＡｓ層を露
出させることができる。ゲート電極は、露出したＩｎＰ
層またはアンドープＩｎＡｌＡｓ層に接触する。
【０００５】
【発明が解決しようとする課題】ＩｎＰ系ＨＥＭＴを長
時間動作させると、しきい値電圧が低下する場合があ
る。
時間動作させると、しきい値電圧が低下する場合があ
る。
【０００６】本発明の目的は、Ｉｎを含むＩＩＩ−Ｖ族
化合物半導体層を有する電界効果型トランジスタのしき
い値変動を少なくし、信頼性向上を図ることである。
化合物半導体層を有する電界効果型トランジスタのしき
い値変動を少なくし、信頼性向上を図ることである。
【０００７】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の上に形成され、Ｉ
ＩＩ−Ｖ族化合物半導体からなるキャリア走行層と、前
記キャリア走行層の上に形成されたキャリア供給層であ
って、該キャリア供給層と前記キャリア走行層との界面
に２次元キャリアガスを生成するためのキャリアを供給
し、ＩＩＩ族元素としてＩｎを含むＩＩＩ−Ｖ族化合物
半導体からなるキャリア供給層と、前記キャリア供給層
の一部の領域の上方に配置され、該キャリア走行層内の
ポテンシャルを制御するゲート電極と、前記ゲート電極
と前記キャリア供給層との間に配置され、ＩＩＩ族元素
としてＩｎを含まないＩＩＩ−Ｖ族化合物半導体からな
る中間層と、前記ゲート電極の両側に配置され、前記キ
ャリア走行層に電流を流す一対のオーミック電極とを有
する半導体装置が提供される。
と、半導体基板と、前記半導体基板の上に形成され、Ｉ
ＩＩ−Ｖ族化合物半導体からなるキャリア走行層と、前
記キャリア走行層の上に形成されたキャリア供給層であ
って、該キャリア供給層と前記キャリア走行層との界面
に２次元キャリアガスを生成するためのキャリアを供給
し、ＩＩＩ族元素としてＩｎを含むＩＩＩ−Ｖ族化合物
半導体からなるキャリア供給層と、前記キャリア供給層
の一部の領域の上方に配置され、該キャリア走行層内の
ポテンシャルを制御するゲート電極と、前記ゲート電極
と前記キャリア供給層との間に配置され、ＩＩＩ族元素
としてＩｎを含まないＩＩＩ−Ｖ族化合物半導体からな
る中間層と、前記ゲート電極の両側に配置され、前記キ
ャリア走行層に電流を流す一対のオーミック電極とを有
する半導体装置が提供される。
【０００８】ゲート電極とキャリア供給層との間に、Ｉ
ｎを含まない中間層が挿入されているため、ゲート電極
が、Ｉｎを含む半導体層に接触しない。このため、ゲー
ト電極と、Ｉｎを含む半導体層との界面の不安定性に起
因するしきい値の変動を防止することができる。
ｎを含まない中間層が挿入されているため、ゲート電極
が、Ｉｎを含む半導体層に接触しない。このため、ゲー
ト電極と、Ｉｎを含む半導体層との界面の不安定性に起
因するしきい値の変動を防止することができる。
【０００９】
【発明の実施の形態】本発明の実施例を説明する前に、
従来のＩｎＰ系ＨＥＭＴのしきい値の変動要因について
説明する。
従来のＩｎＰ系ＨＥＭＴのしきい値の変動要因について
説明する。
【００１０】従来のＧａＡｓ系ＨＥＭＴの場合には、Ｉ
ｎＰ系ＨＥＭＴに比べてしきい値の変動が少ない。この
ことから、本願発明者らは、Ｉｎを含む半導体層とゲー
ト電極との界面の不安定性がしきい値変動の要因になっ
ていると考えた。ＩＩＩ族元素としてＩｎを含む化合物
半導体の表面が酸化されると、導電性の酸化インジウム
（Ｉｎ2Ｏ3）が形成される。ゲート電極とＩｎを含む半
導体層との界面に酸素が残っていると、動作期間中に、
この界面に酸化インジウムが形成されると考えられる。
ｎＰ系ＨＥＭＴに比べてしきい値の変動が少ない。この
ことから、本願発明者らは、Ｉｎを含む半導体層とゲー
ト電極との界面の不安定性がしきい値変動の要因になっ
ていると考えた。ＩＩＩ族元素としてＩｎを含む化合物
半導体の表面が酸化されると、導電性の酸化インジウム
（Ｉｎ2Ｏ3）が形成される。ゲート電極とＩｎを含む半
導体層との界面に酸素が残っていると、動作期間中に、
この界面に酸化インジウムが形成されると考えられる。
【００１１】界面に形成された酸化インジウムは、ゲー
トリーク電流の原因になる。また、ゲート電極と半導体
層との実効的な境界面が半導体層内に侵入する。これに
より、しきい値電圧が低下すると思われる。以下に説明
する実施例では、ゲート電極と半導体層との界面に酸化
インジウムが生成されることを防止できる。
トリーク電流の原因になる。また、ゲート電極と半導体
層との実効的な境界面が半導体層内に侵入する。これに
より、しきい値電圧が低下すると思われる。以下に説明
する実施例では、ゲート電極と半導体層との界面に酸化
インジウムが生成されることを防止できる。
【００１２】図１は、本発明の実施例によるＨＥＭＴの
断面図を示す。ＩｎＰ基板１の表面上にバッファ層２、
電子走行層３、電子供給層４、障壁層５、中間層６、ス
トッパ層７、及びコンタクト層８がこの順番に積層され
ている。バッファ層２は、アンドープのＩｎＡｌＡｓで
形成され、その厚さは２００ｎｍである。電子走行層３
は、アンドープのＩｎＧａＡｓで形成され、その厚さは
２５ｎｍである。
断面図を示す。ＩｎＰ基板１の表面上にバッファ層２、
電子走行層３、電子供給層４、障壁層５、中間層６、ス
トッパ層７、及びコンタクト層８がこの順番に積層され
ている。バッファ層２は、アンドープのＩｎＡｌＡｓで
形成され、その厚さは２００ｎｍである。電子走行層３
は、アンドープのＩｎＧａＡｓで形成され、その厚さは
２５ｎｍである。
【００１３】電子供給層４は、Ｓｉがドープされてｎ型
導電性を付与されたＩｎＡｌＡｓで形成され、その厚さ
は１０ｎｍである。障壁層５は、アンドープのＩｎＡｌ
Ａｓで形成され、その厚さは１０ｎｍである。中間層６
は、アンドープのＧａＡｓＳｂで形成され、その厚さは
５ｎｍである。ストッパ層７は、アンドープのＩｎＰで
形成され、その厚さは５ｎｍである。コンタクト層８
は、Ｓｉがドープされてｎ型導電性を付与されたＩｎＧ
ａＡｓで形成され、その厚さは５０ｎｍである。なお、
これらの層は、ＩｎＰ基板１に格子整合している。
導電性を付与されたＩｎＡｌＡｓで形成され、その厚さ
は１０ｎｍである。障壁層５は、アンドープのＩｎＡｌ
Ａｓで形成され、その厚さは１０ｎｍである。中間層６
は、アンドープのＧａＡｓＳｂで形成され、その厚さは
５ｎｍである。ストッパ層７は、アンドープのＩｎＰで
形成され、その厚さは５ｎｍである。コンタクト層８
は、Ｓｉがドープされてｎ型導電性を付与されたＩｎＧ
ａＡｓで形成され、その厚さは５０ｎｍである。なお、
これらの層は、ＩｎＰ基板１に格子整合している。
【００１４】コンタクト層８及びストッパ層７の２層を
貫通するリセス１２が形成されている。リセス１２の底
面に中間層６が現れる。リセス１２の底面の一部の領域
にゲート電極１５が接触している。ゲート電極１５は、
Ａｌで形成される。リセス１２の両側の、コンタクト層
８の上に、それぞれ第１のオーミック電極１０Ａ及び第
２のオーミック電極１０Ｂが形成されている。第１及び
第２のオーミック電極１０Ａ及び１０Ｂは、下から順番
にＴｉ、Ｐｔ、Ａｕが積層された３層構造を有する。第
１及び第２のオーミック電極１０Ａ及び１０Ｂは、その
下方の電子走行層４にオーミックに接続される。
貫通するリセス１２が形成されている。リセス１２の底
面に中間層６が現れる。リセス１２の底面の一部の領域
にゲート電極１５が接触している。ゲート電極１５は、
Ａｌで形成される。リセス１２の両側の、コンタクト層
８の上に、それぞれ第１のオーミック電極１０Ａ及び第
２のオーミック電極１０Ｂが形成されている。第１及び
第２のオーミック電極１０Ａ及び１０Ｂは、下から順番
にＴｉ、Ｐｔ、Ａｕが積層された３層構造を有する。第
１及び第２のオーミック電極１０Ａ及び１０Ｂは、その
下方の電子走行層４にオーミックに接続される。
【００１５】保護膜１１が、コンタクト層８、ストッパ
層７、及び中間層６の表面を覆う。保護膜１１は、Ｓｉ
Ｎで形成される。
層７、及び中間層６の表面を覆う。保護膜１１は、Ｓｉ
Ｎで形成される。
【００１６】電子走行層３と電子供給層４との界面に、
２次元電子ガスが蓄積される。この２次元電子ガスを介
して、第１のオーミック電極１０Ａと第２のオーミック
電極１０Ｂとの間に電流が流れる。ゲート電極１５に印
加される電圧によって、その下方の電子走行層３のポテ
ンシャルが変動する。ポテンシャルの変動により、２次
元電子ガス濃度が変動し、第１のオーミック電極１０Ａ
と第２のオーミック電極１０Ｂとの間に流れる電流が制
御される。
２次元電子ガスが蓄積される。この２次元電子ガスを介
して、第１のオーミック電極１０Ａと第２のオーミック
電極１０Ｂとの間に電流が流れる。ゲート電極１５に印
加される電圧によって、その下方の電子走行層３のポテ
ンシャルが変動する。ポテンシャルの変動により、２次
元電子ガス濃度が変動し、第１のオーミック電極１０Ａ
と第２のオーミック電極１０Ｂとの間に流れる電流が制
御される。
【００１７】次に、図１に示すＨＥＭＴの製造方法につ
いて説明する。バッファ層２からコンタクト層８までの
各層は、有機金属化学気相成長（ＭＯＣＶＤ）により形
成される。Ｉｎの原料としてトリメチルインジウム（Ｔ
ＭＩｎ）、Ａｌの原料としてトリメチルアルミニウム
（ＴＭＡｌ）、Ｇａの原料としてトリエチルガリウム
（ＴＥＧａ）、Ｓｂの原料としてトリメチルアンチモン
（ＴＭＳｂ）、Ａｓの原料としてアルシン（Ａｓ
Ｈ3）、Ｐの原料としてフォスフィン（ＰＨ3）が用いら
れる。Ｓｉのドーパント源としてジシラン（Ｓｉ2Ｈ6）
が用いられる。成長条件は、圧力０．１気圧、温度７０
０℃である。
いて説明する。バッファ層２からコンタクト層８までの
各層は、有機金属化学気相成長（ＭＯＣＶＤ）により形
成される。Ｉｎの原料としてトリメチルインジウム（Ｔ
ＭＩｎ）、Ａｌの原料としてトリメチルアルミニウム
（ＴＭＡｌ）、Ｇａの原料としてトリエチルガリウム
（ＴＥＧａ）、Ｓｂの原料としてトリメチルアンチモン
（ＴＭＳｂ）、Ａｓの原料としてアルシン（Ａｓ
Ｈ3）、Ｐの原料としてフォスフィン（ＰＨ3）が用いら
れる。Ｓｉのドーパント源としてジシラン（Ｓｉ2Ｈ6）
が用いられる。成長条件は、圧力０．１気圧、温度７０
０℃である。
【００１８】コンタクト層８の成膜後、その上にＴｉ、
Ｐｔ、Ａｕの３層を蒸着する。この３層をパターニング
し、第１及び第２のオーミック電極１０Ａ及び１０Ｂを
残す。
Ｐｔ、Ａｕの３層を蒸着する。この３層をパターニング
し、第１及び第２のオーミック電極１０Ａ及び１０Ｂを
残す。
【００１９】コンタクト層８及びストッパ層７を部分的
にエッチングし、リセス１２を形成する。コンタクト層
８は、リン酸と過酸化水素水と水との混合液を用いてエ
ッチングされる。このエッチング液はＩｎＰをほとんど
エッチングしないため、ＩｎＰストッパ層７がエッチン
グストッパとして働く。ストッパ層７は、塩酸水溶液を
用いてエッチングされる。このエッチング液は、ＧａＡ
ｓＳｂ中間層をほとんどエッチングしないため、中間層
６の上面で再現性よくエッチングが停止する。
にエッチングし、リセス１２を形成する。コンタクト層
８は、リン酸と過酸化水素水と水との混合液を用いてエ
ッチングされる。このエッチング液はＩｎＰをほとんど
エッチングしないため、ＩｎＰストッパ層７がエッチン
グストッパとして働く。ストッパ層７は、塩酸水溶液を
用いてエッチングされる。このエッチング液は、ＧａＡ
ｓＳｂ中間層をほとんどエッチングしないため、中間層
６の上面で再現性よくエッチングが停止する。
【００２０】なお、ストッパ層７を、中間層６及びコン
タクト層８とは異なる化学的エッチング耐性を有するＩ
ＩＩ−Ｖ族化合物半導体で形成してもよい。例えば、中
間層６とコンタクト層８が、Ａｓ系の化合物半導体で形
成される場合、ストッパ層７をＰ系の化合物半導体で形
成すればよい。
タクト層８とは異なる化学的エッチング耐性を有するＩ
ＩＩ−Ｖ族化合物半導体で形成してもよい。例えば、中
間層６とコンタクト層８が、Ａｓ系の化合物半導体で形
成される場合、ストッパ層７をＰ系の化合物半導体で形
成すればよい。
【００２１】基板全面を、ＳｉＮからなる保護膜１１で
覆う。保護膜１１は、例えばスパッタリングまたはＣＶ
Ｄにより形成される。保護膜１１をレジスト膜で覆い、
このレジスト膜に、ゲート電極１５に対応した開口を形
成する。この開口内に露出した保護膜１１をエッチング
する。保護膜１１のエッチングは、フッ酸を用いたウェ
ットエッチング、またはＳＦ6を用いたドライエッチン
グにより行われる。
覆う。保護膜１１は、例えばスパッタリングまたはＣＶ
Ｄにより形成される。保護膜１１をレジスト膜で覆い、
このレジスト膜に、ゲート電極１５に対応した開口を形
成する。この開口内に露出した保護膜１１をエッチング
する。保護膜１１のエッチングは、フッ酸を用いたウェ
ットエッチング、またはＳＦ6を用いたドライエッチン
グにより行われる。
【００２２】全面にＡｌ膜を堆積させ、リフトオフ法を
用いてゲート電極１５を形成する。保護膜１１に開口１
１Ａ及び１１Ｂを形成し、第１及び第２のオーミック電
極１０Ａ及び１０Ｂの上面の一部を露出させる。
用いてゲート電極１５を形成する。保護膜１１に開口１
１Ａ及び１１Ｂを形成し、第１及び第２のオーミック電
極１０Ａ及び１０Ｂの上面の一部を露出させる。
【００２３】第１の実施例によるＨＥＭＴにおいては、
ゲート電極１５が、Ｉｎを含む障壁層５に直接接触しな
い。ゲート電極１５が接触する中間層６はＩｎを含まな
いため、ゲート電極１５と中間層６との界面に酸化イン
ジウムが形成されることはない。このため、長時間動作
させても、しきい値の変動は生じにくい。
ゲート電極１５が、Ｉｎを含む障壁層５に直接接触しな
い。ゲート電極１５が接触する中間層６はＩｎを含まな
いため、ゲート電極１５と中間層６との界面に酸化イン
ジウムが形成されることはない。このため、長時間動作
させても、しきい値の変動は生じにくい。
【００２４】上記実施例におけるＩｎＡｌＡｓ障壁層５
は、ゲート電極１５と電子走行層３との間の耐圧を高
め、ゲートリーク電流を低減させる効果を奏する。障壁
層５が無くても十分な耐圧を確保できるのであれば、必
ずしも障壁層５を配置する必要はない。
は、ゲート電極１５と電子走行層３との間の耐圧を高
め、ゲートリーク電流を低減させる効果を奏する。障壁
層５が無くても十分な耐圧を確保できるのであれば、必
ずしも障壁層５を配置する必要はない。
【００２５】電子供給層４とゲート電極１５との間に中
間層６を挿入したのは、ゲート電極１５が、Ｉｎを含む
半導体層に接することを防止するためである。従って、
電子供給層４がＩｎを含むＩＩＩ−Ｖ族化合物半導体で
形成されている場合に、中間層６を挿入した効果が得ら
れる。実施例では、電子供給層４をＩｎＡｌＡｓで形成
した場合を示したが、ＩｎＡｌＡｓの他に、ＩｎＰ等で
形成してもよい。
間層６を挿入したのは、ゲート電極１５が、Ｉｎを含む
半導体層に接することを防止するためである。従って、
電子供給層４がＩｎを含むＩＩＩ−Ｖ族化合物半導体で
形成されている場合に、中間層６を挿入した効果が得ら
れる。実施例では、電子供給層４をＩｎＡｌＡｓで形成
した場合を示したが、ＩｎＡｌＡｓの他に、ＩｎＰ等で
形成してもよい。
【００２６】また、上記実施例では、電子走行層３をＩ
ｎＧａＡｓで形成した場合を示したが、その他にＩｎＰ
等のＩＩＩ−Ｖ族化合物半導体で形成してもよい。
ｎＧａＡｓで形成した場合を示したが、その他にＩｎＰ
等のＩＩＩ−Ｖ族化合物半導体で形成してもよい。
【００２７】また、上記実施例では、中間層６をＧａＡ
ｓＳｂで形成した場合を説明したが、ＩＩＩ族元素とし
てＩｎを含まないＩＩＩ−Ｖ族化合物半導体で形成して
もよい。例えば、ＡｌxＧａ1-xＡｓ1-yＳｂyで形成して
もよい。ここで、ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１
を満たす数である。なお、ＩｎＰ基板を用いる場合に
は、中間層６をＩｎＰ基板に格子整合させるために、ｙ
＝０．５とすることが好ましい。
ｓＳｂで形成した場合を説明したが、ＩＩＩ族元素とし
てＩｎを含まないＩＩＩ−Ｖ族化合物半導体で形成して
もよい。例えば、ＡｌxＧａ1-xＡｓ1-yＳｂyで形成して
もよい。ここで、ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１
を満たす数である。なお、ＩｎＰ基板を用いる場合に
は、中間層６をＩｎＰ基板に格子整合させるために、ｙ
＝０．５とすることが好ましい。
【００２８】中間層６が基板に格子整合しない場合に
は、中間層６を臨界膜厚以下とすればよい。臨界膜厚と
は、成長表面が鏡面であるという条件を維持しつつエピ
タキシャル成長できる最大膜厚を意味する。例えば、中
間層６をＡｌＧａＡｓで形成する場合には、中間層６の
厚さを６ｎｍ以下とすることが好ましい。
は、中間層６を臨界膜厚以下とすればよい。臨界膜厚と
は、成長表面が鏡面であるという条件を維持しつつエピ
タキシャル成長できる最大膜厚を意味する。例えば、中
間層６をＡｌＧａＡｓで形成する場合には、中間層６の
厚さを６ｎｍ以下とすることが好ましい。
【００２９】また、上記実施例では、ゲート電極１５の
断面が長方形である場合を説明したが、断面をＴ字状と
してもよい。Ｔ字状断面とすることにより、ゲート電極
の電気抵抗を下げ、より高速化を図ることができる。
断面が長方形である場合を説明したが、断面をＴ字状と
してもよい。Ｔ字状断面とすることにより、ゲート電極
の電気抵抗を下げ、より高速化を図ることができる。
【００３０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極とＩｎを含む半導体層とが直接接触しない構
造になる。このため、ゲート電極と半導体層との界面が
安定になり、半導体装置の信頼性を高めることができ
る。
ゲート電極とＩｎを含む半導体層とが直接接触しない構
造になる。このため、ゲート電極と半導体層との界面が
安定になり、半導体装置の信頼性を高めることができ
る。
【図１】本発明の実施例によるＨＥＭＴの断面図であ
る。
る。
１ ＩｎＰ基板 ２ アンドープＩｎＡｌＡｓバッファ層 ３ アンドープＩｎＧａＡｓ電子走行層 ４ ｎ型ＩｎＡｌＡｓ電子供給層 ５ アンドープＩｎＡｌＡｓ障壁層 ６ アンドープＧａＡｓＳｂ中間層 ７ アンドープＩｎＰストッパ層 ８ ｎ型ＩｎＧａＡｓコンタクト層 １０Ａ、１０Ｂ オーミック電極 １１ ＳｉＮ保護膜 １２ リセス １５ Ａｌゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 GJ06 GK04 GL04 GM04 GN04 GQ01 GS04 GT02 GV08 HC01 HC19
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板の上に形成され、ＩＩＩ−Ｖ族化合物半
導体からなるキャリア走行層と、 前記キャリア走行層の上に形成されたキャリア供給層で
あって、該キャリア供給層と前記キャリア走行層との界
面に２次元キャリアガスを生成するためのキャリアを供
給し、ＩＩＩ族元素としてＩｎを含むＩＩＩ−Ｖ族化合
物半導体からなるキャリア供給層と、 前記キャリア供給層の一部の領域の上方に配置され、該
キャリア走行層内のポテンシャルを制御するゲート電極
と、 前記ゲート電極と前記キャリア供給層との間に配置さ
れ、ＩＩＩ族元素としてＩｎを含まないＩＩＩ−Ｖ族化
合物半導体からなる中間層と、 前記ゲート電極の両側に配置され、前記キャリア走行層
に電流を流す一対のオーミック電極とを有する半導体装
置。 - 【請求項２】 前記中間層が、ＡｌxＧａ1-xＡｓ1-yＳ
ｂy（０≦ｘ≦１、０≦ｙ≦１）で形成されている請求
項１に記載の半導体装置。 - 【請求項３】 前記電極の各々が、前記中間層に接する
第１の層と、該第１の層の上に配置された第２の層を含
み、該第１の層の化学エッチング耐性が、前記中間層の
化学エッチング耐性と異なる請求項１または２に記載の
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211118A JP2001044417A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置 |
| US09/565,486 US6417519B1 (en) | 1999-07-26 | 2000-05-05 | Field effect transistor with suppressed threshold change |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211118A JP2001044417A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044417A true JP2001044417A (ja) | 2001-02-16 |
| JP2001044417A5 JP2001044417A5 (ja) | 2006-08-10 |
Family
ID=16600710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11211118A Pending JP2001044417A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6417519B1 (ja) |
| JP (1) | JP2001044417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002189106A (ja) * | 2000-12-20 | 2002-07-05 | Dainippon Printing Co Ltd | 防眩性フィルムおよびその製造方法、ならびに防眩性フィルムを用いた表示装置 |
| JP5498662B2 (ja) * | 2008-03-26 | 2014-05-21 | 国立大学法人 東京大学 | 半導体装置および半導体装置の製造方法 |
| JP5544713B2 (ja) * | 2008-12-26 | 2014-07-09 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2013131650A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN112242441A (zh) * | 2019-07-16 | 2021-01-19 | 联华电子股份有限公司 | 高电子迁移率晶体管 |
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| JPH02273942A (ja) * | 1989-04-17 | 1990-11-08 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタおよびその製造方法 |
| JPH05251472A (ja) * | 1992-01-09 | 1993-09-28 | Mitsubishi Electric Corp | 半導体装置 |
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| JPH08306909A (ja) * | 1995-04-28 | 1996-11-22 | Asahi Chem Ind Co Ltd | ＩｎＧａＡｓ電界効果型トランジスタ |
| JPH08330326A (ja) * | 1995-06-02 | 1996-12-13 | Nec Corp | 電界効果トランジスタ |
| JPH0974185A (ja) * | 1995-09-07 | 1997-03-18 | Hitachi Ltd | 半導体装置 |
| JPH1050982A (ja) * | 1996-07-31 | 1998-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPH10209434A (ja) * | 1997-01-23 | 1998-08-07 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合型電界効果トランジスタとその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571071B1 (ko) * | 1996-12-04 | 2006-06-21 | 소니 가부시끼 가이샤 | 전계효과트랜지스터및그제조방법 |
| JP3416532B2 (ja) * | 1998-06-15 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
-
1999
- 1999-07-26 JP JP11211118A patent/JP2001044417A/ja active Pending
-
2000
- 2000-05-05 US US09/565,486 patent/US6417519B1/en not_active Expired - Fee Related
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| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
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| Publication number | Publication date |
|---|---|
| US6417519B1 (en) | 2002-07-09 |
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