JPH08330326A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH08330326A JPH08330326A JP15996295A JP15996295A JPH08330326A JP H08330326 A JPH08330326 A JP H08330326A JP 15996295 A JP15996295 A JP 15996295A JP 15996295 A JP15996295 A JP 15996295A JP H08330326 A JPH08330326 A JP H08330326A
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Abstract
(57)【要約】
【目的】InGaAs動作層とInAlAs電子供給層を用いた電界
効果トランジスタにおいて、熱的安定性に優れた構造の
提供。 【構成】InAlAs電子供給層をゲート電極との間に、Al組
成の低いAlxGa1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層
又はAlxIn1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層を有
する。 【効果】Al組成の低いAlGaPSb層又はAlInPSb層を用いて
InAlAs電子供給層を外部雰囲気から遮断し、InAlAs電子
供給層の変質を抑えることができ、ゲート電極形成後の
熱工程においてもInAlAs電子供給層の変質に起因する素
子特性の劣化を抑制することができる。
効果トランジスタにおいて、熱的安定性に優れた構造の
提供。 【構成】InAlAs電子供給層をゲート電極との間に、Al組
成の低いAlxGa1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層
又はAlxIn1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層を有
する。 【効果】Al組成の低いAlGaPSb層又はAlInPSb層を用いて
InAlAs電子供給層を外部雰囲気から遮断し、InAlAs電子
供給層の変質を抑えることができ、ゲート電極形成後の
熱工程においてもInAlAs電子供給層の変質に起因する素
子特性の劣化を抑制することができる。
Description
【０００１】
【産業上の利用分野】本発明は、高速性、高周波特性に
優れた電界効果トランジスタに関し、特にInGaAs層を動
作層とする電界効果トランジスタに関する。
優れた電界効果トランジスタに関し、特にInGaAs層を動
作層とする電界効果トランジスタに関する。
【０００２】
【従来の技術】InGaAs動作層とInAlAs電子供給層を有す
る電界効果トランジスタの従来の典型的な構成として、
チャオ（P.C.Chao）等による文献（アイイ−イ−イ−・
エレクトロン・デバイス・レターズ（IEEE Electron De
vice Lett.）、EDL-11巻、第59頁、1990年）には、図３
に示す構成が記載されている。図３において、31は半絶
縁性InP基板、32はアンドープInAlAsバッファ層、33は
アンドープInGaAs層（電子走行層又は能動層ともい
う）、34はｎ型InAlAs電子供給層、35はｎ型InGaAs層
（キャップ層）を示している。
る電界効果トランジスタの従来の典型的な構成として、
チャオ（P.C.Chao）等による文献（アイイ−イ−イ−・
エレクトロン・デバイス・レターズ（IEEE Electron De
vice Lett.）、EDL-11巻、第59頁、1990年）には、図３
に示す構成が記載されている。図３において、31は半絶
縁性InP基板、32はアンドープInAlAsバッファ層、33は
アンドープInGaAs層（電子走行層又は能動層ともい
う）、34はｎ型InAlAs電子供給層、35はｎ型InGaAs層
（キャップ層）を示している。
【０００３】図３を参照して、電界効果トランジスタ
は、半絶縁性InP基板31上にこれと格子整合（lattice-m
atched）して設けられた高純度なアンドープInGaAs層33
と、所定の伝導帯の不連続をもってヘテロ接合を形成す
るｎ型InAlAs電子供給層34を順次結晶成長した後、ｎ型
InGaAs層35を選択的にエッチングしてｎ型InAlAs電子供
給層34上にゲート電極（不図示）を形成して構成され
る。
は、半絶縁性InP基板31上にこれと格子整合（lattice-m
atched）して設けられた高純度なアンドープInGaAs層33
と、所定の伝導帯の不連続をもってヘテロ接合を形成す
るｎ型InAlAs電子供給層34を順次結晶成長した後、ｎ型
InGaAs層35を選択的にエッチングしてｎ型InAlAs電子供
給層34上にゲート電極（不図示）を形成して構成され
る。
【０００４】
【発明が解決しようとする課題】しかし、この構造で
は、ｎ型InAlAs電子供給層34上にゲート電極が形成され
るため、ゲート電極形成後に該ｎ型InAlAs電子供給層34
表面が外部雰囲気に曝されることになる。このｎ型InAl
As電子供給層34はAl組成が高いために変質し易く（例え
ば酸化）、その結果電流や相互コンダクタンスの減少と
いった素子特性の劣化を招くという問題がある。
は、ｎ型InAlAs電子供給層34上にゲート電極が形成され
るため、ゲート電極形成後に該ｎ型InAlAs電子供給層34
表面が外部雰囲気に曝されることになる。このｎ型InAl
As電子供給層34はAl組成が高いために変質し易く（例え
ば酸化）、その結果電流や相互コンダクタンスの減少と
いった素子特性の劣化を招くという問題がある。
【０００５】ｎ型InAlAs電子供給層34の酸化による素子
の特性劣化という問題点を回避するために、例えばフジ
タ等による文献（S.Fujita等、“InGaAs/InAlAs HEMT w
itha Strained InGaP Schottky Contact Layer”、IEEE
ELECTRON DEVICE LETTERS、VOL. 14、NO.5、MAY、1993
年）には、図４に示すように、ショットキー接続層（Sc
hottky contact layer）として、ｎ型InAlAs層45とアン
ドープInAlAs層46からなる電子供給層上に歪（straine
d）In1-xGaxP層（例えばx=0.25）46を成膜する ように
した構成が記載されている。なお、図４において、41は
半絶縁性InP基板、42はInPバッファ層、43はInGaAsチャ
ネル（能動）層、47はｎ型InGaAsキャップ 層、48、49
はソース、ドレイン電極、50はゲート電極を示してい
る。図４において、InGaP層46は反応性のAl原子を含ま
ないためInAlAs層よりもその表面が安定 とされ、InGaP
層46上のｎ型InGaAsキャップ層47をウエットエッチング
により選 択的にエッチングしてゲートリセスを形成す
ることが可能とされ、所定温度で熱処理しても安定であ
る旨が報告されている。
の特性劣化という問題点を回避するために、例えばフジ
タ等による文献（S.Fujita等、“InGaAs/InAlAs HEMT w
itha Strained InGaP Schottky Contact Layer”、IEEE
ELECTRON DEVICE LETTERS、VOL. 14、NO.5、MAY、1993
年）には、図４に示すように、ショットキー接続層（Sc
hottky contact layer）として、ｎ型InAlAs層45とアン
ドープInAlAs層46からなる電子供給層上に歪（straine
d）In1-xGaxP層（例えばx=0.25）46を成膜する ように
した構成が記載されている。なお、図４において、41は
半絶縁性InP基板、42はInPバッファ層、43はInGaAsチャ
ネル（能動）層、47はｎ型InGaAsキャップ 層、48、49
はソース、ドレイン電極、50はゲート電極を示してい
る。図４において、InGaP層46は反応性のAl原子を含ま
ないためInAlAs層よりもその表面が安定 とされ、InGaP
層46上のｎ型InGaAsキャップ層47をウエットエッチング
により選 択的にエッチングしてゲートリセスを形成す
ることが可能とされ、所定温度で熱処理しても安定であ
る旨が報告されている。
【０００６】しかしながら、上記フジタ等による構造に
おいて、In1-xGaxP層はInP基板に格子整合せず、ミスフ
ィット転位等が導入され結晶品質が損なわれないために
は、成長可能なInGaP層の膜厚が制限されるという問題
がある。
おいて、In1-xGaxP層はInP基板に格子整合せず、ミスフ
ィット転位等が導入され結晶品質が損なわれないために
は、成長可能なInGaP層の膜厚が制限されるという問題
がある。
【０００７】従って、本発明の目的はこのような問題点
を解消し、InGaAs動作層とInAlAs電子供給層を用いた電
界効果トランジスタにおいて、InAlAs電子供給層の変質
を回避し熱的安定性に優れた構造を提供することにあ
る。
を解消し、InGaAs動作層とInAlAs電子供給層を用いた電
界効果トランジスタにおいて、InAlAs電子供給層の変質
を回避し熱的安定性に優れた構造を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明は、半絶縁性基板上にInGaAs層と、該InGaAs層に
対し所定の伝導帯の不連続をもってヘテロ接合を形成
し、少なくとも一部にｎ型不純物を含んだInAlAs電子供
給層とを有し、このInAlAs層上とゲート電極との間にAl
xGa1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層、またはAlx
In1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層を有すること
を特徴とする電界効果トランジスタを提供する。
本発明は、半絶縁性基板上にInGaAs層と、該InGaAs層に
対し所定の伝導帯の不連続をもってヘテロ接合を形成
し、少なくとも一部にｎ型不純物を含んだInAlAs電子供
給層とを有し、このInAlAs層上とゲート電極との間にAl
xGa1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層、またはAlx
In1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層を有すること
を特徴とする電界効果トランジスタを提供する。
【０００９】
【作用】本発明によれば、InAlAs電子供給層の表面側
に、Al組成の低いAlxGa1-xPySb1-y（0≦x≦0.5、0≦y≦
1.0）層、またはAlxIn1-xPySb1-y（0≦x≦0.5、0≦y≦
1.0）層を導入し、InAlAs電子供給層を外部雰囲気から
遮断することにより、InAlAs電子供給層の変質を回避す
ることができる。このため、本発明によれば、InAlAs層
の変質に伴うドレイン電流低下や相互コンダクタンス低
下等の素子特性の劣化という前記従来例の問題点を完全
に解消し、信頼性の高い電界効果トランジスタを実現す
ることができる。
に、Al組成の低いAlxGa1-xPySb1-y（0≦x≦0.5、0≦y≦
1.0）層、またはAlxIn1-xPySb1-y（0≦x≦0.5、0≦y≦
1.0）層を導入し、InAlAs電子供給層を外部雰囲気から
遮断することにより、InAlAs電子供給層の変質を回避す
ることができる。このため、本発明によれば、InAlAs層
の変質に伴うドレイン電流低下や相互コンダクタンス低
下等の素子特性の劣化という前記従来例の問題点を完全
に解消し、信頼性の高い電界効果トランジスタを実現す
ることができる。
【００１０】しかも、AlxGa1-xPySb1-y（0≦x≦0.5、0
≦y≦1.0）層、またはAlxIn1-xPySb1-y（0≦x≦0.5、0
≦y≦1.0）層はInP基板に格子整合させ、かつ従来の構
造で用いられているInAlAs層と同等またはそれ以上のエ
ネルギーバンドギャップを維持することができる（1.4
〜1.9eV）。
≦y≦1.0）層、またはAlxIn1-xPySb1-y（0≦x≦0.5、0
≦y≦1.0）層はInP基板に格子整合させ、かつ従来の構
造で用いられているInAlAs層と同等またはそれ以上のエ
ネルギーバンドギャップを維持することができる（1.4
〜1.9eV）。
【００１１】そして、本発明によれば、AlxIn1-xPySb
1-y層等をInP基板と格子整合するようにした場合、結晶
成長上の問題からその膜厚が制限されることはない。
1-y層等をInP基板と格子整合するようにした場合、結晶
成長上の問題からその膜厚が制限されることはない。
【００１２】
【実施例】本発明の実施例を図面を参照して以下に説明
する。
する。
【００１３】
【実施例１】図１は本発明の一実施例の構成を模式的に
示した断面図である。
示した断面図である。
【００１４】図１において、11は半絶縁性InP基板、12
は高純度InAlAsバッファ層、13は高純度InGaAsチャネル
層、14はInAlAs電子供給層、15は高純度AlGaPSb保護
層、16はｎ型InGaAsオーミック接触層、17はソース電
極、18はドレイン電極、19はゲート電極である。
は高純度InAlAsバッファ層、13は高純度InGaAsチャネル
層、14はInAlAs電子供給層、15は高純度AlGaPSb保護
層、16はｎ型InGaAsオーミック接触層、17はソース電
極、18はドレイン電極、19はゲート電極である。
【００１５】図１に示す本実施例の電界効果トランジス
タの製造方法を以下に説明する。
タの製造方法を以下に説明する。
【００１６】まず、半絶縁性InP基板11に、膜厚300nmの
高純度InAlAsバッファ層12と、膜厚40nmの高純度InGaAs
チャネル層13と、例えば膜厚3nmの高純度InAlAs層、Si
を5×1018cm-3ドープした厚さ10nmのInAlAs層の二層か
らなるInAlAs電子供給層14と、膜厚10nmの高純度AlxGa
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）保護層15と、Siを
5×1018cm-3ドープした膜厚50nmのｎ型InGaAsオーミッ
ク接触層16とを、化学気相成長（CVD）法を用いて順次
結晶成長する。
高純度InAlAsバッファ層12と、膜厚40nmの高純度InGaAs
チャネル層13と、例えば膜厚3nmの高純度InAlAs層、Si
を5×1018cm-3ドープした厚さ10nmのInAlAs層の二層か
らなるInAlAs電子供給層14と、膜厚10nmの高純度AlxGa
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）保護層15と、Siを
5×1018cm-3ドープした膜厚50nmのｎ型InGaAsオーミッ
ク接触層16とを、化学気相成長（CVD）法を用いて順次
結晶成長する。
【００１７】続いて、素子分離を行った後、例えばAuG
e、Ni、Auをオーミック接触層上に堆積し、アロイ処理
を行うことにより、ソース電極17、ドレイン電極18を形
成する。
e、Ni、Auをオーミック接触層上に堆積し、アロイ処理
を行うことにより、ソース電極17、ドレイン電極18を形
成する。
【００１８】さらに、ソース電極17、ドレイン電極18間
のｎ型InGaAsオーミック接触層16を一部除去した後に露
出した高純度AlGaPSb層15上にTi、Pt、Auを順次堆積
し、ゲート電極19を形成することにより、図１に示す本
実施例の電界効果トランジスタを形成することができ
る。
のｎ型InGaAsオーミック接触層16を一部除去した後に露
出した高純度AlGaPSb層15上にTi、Pt、Auを順次堆積
し、ゲート電極19を形成することにより、図１に示す本
実施例の電界効果トランジスタを形成することができ
る。
【００１９】本発明に係る電界効果トランジスタにおけ
る各層の厚さや不純物の添加濃度は、上記実施例に例示
された値に限定されるものではない。例えば、電子供給
層としては、6nm程度の高純度InAlAs層、n型不純物とし
てSiを5×1012cm-2程度に添加 した層、10nm程度の高純
度InAlAs層から構成することも可能である。
る各層の厚さや不純物の添加濃度は、上記実施例に例示
された値に限定されるものではない。例えば、電子供給
層としては、6nm程度の高純度InAlAs層、n型不純物とし
てSiを5×1012cm-2程度に添加 した層、10nm程度の高純
度InAlAs層から構成することも可能である。
【００２０】また、AlxGa1-xPySb1-y層は、例えばAl組
成比ｘを0.2とした場合、P組成比ｙを0.38とすると、In
P基板11に格子整合させることができる。ただし、AlxGa
1-xPySb1-y層は、必ずしもInP基板に格子整合させる必
要はなく、格子不整合による転移が発生しないような厚
さと組成を持っていればよい。また、Alを含まないGa
1-xPySb1-y層によっても同様の作用効果を奏することが
期待される。
成比ｘを0.2とした場合、P組成比ｙを0.38とすると、In
P基板11に格子整合させることができる。ただし、AlxGa
1-xPySb1-y層は、必ずしもInP基板に格子整合させる必
要はなく、格子不整合による転移が発生しないような厚
さと組成を持っていればよい。また、Alを含まないGa
1-xPySb1-y層によっても同様の作用効果を奏することが
期待される。
【００２１】
【実施例２】図２は本発明の第２の実施例のを模式的に
示した断面図である。
示した断面図である。
【００２２】図２において、21は半絶縁性InP基板、22
は高純度InAlAsバッファ層、23は高純度InGaAsチャネル
層、24はInAlAs電子供給層、25は高純度AlInPSb保護
層、26はｎ型InGaAsオーミック接触層、27はソース電
極、28はドレイン電極、29はゲート電極である。
は高純度InAlAsバッファ層、23は高純度InGaAsチャネル
層、24はInAlAs電子供給層、25は高純度AlInPSb保護
層、26はｎ型InGaAsオーミック接触層、27はソース電
極、28はドレイン電極、29はゲート電極である。
【００２３】図２に示す本実施例の電界効果トランジス
タの製造方法を以下に説明する。
タの製造方法を以下に説明する。
【００２４】まず、半絶縁性InP基板21上に、膜厚300nm
の高純度InAlAsバッファ層22と、膜厚40nmの高純度InGa
Asチャネル層23と、例えば膜厚3nmの高純度InAlAs層、S
iを5×1018cm-3ドープした厚さ10nmのInAlAs層の二層か
らなるInAlAs電子供給層24と、膜厚10nmの高純度AlxIn
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）保護層25と、Siを
5×1018cm-3ドープした厚さ50nmのｎ型InGaAsオーミッ
ク接触層26とを、化学気相成長法を用いて順次結晶成長
する。
の高純度InAlAsバッファ層22と、膜厚40nmの高純度InGa
Asチャネル層23と、例えば膜厚3nmの高純度InAlAs層、S
iを5×1018cm-3ドープした厚さ10nmのInAlAs層の二層か
らなるInAlAs電子供給層24と、膜厚10nmの高純度AlxIn
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）保護層25と、Siを
5×1018cm-3ドープした厚さ50nmのｎ型InGaAsオーミッ
ク接触層26とを、化学気相成長法を用いて順次結晶成長
する。
【００２５】続いて、素子分離を行+った後、例えばAuG
e、Ni、Auをオーミック接触層上に堆積し、アロイ処理
を行うことにより、ソース電極27、ドレイン電極28を形
成する。
e、Ni、Auをオーミック接触層上に堆積し、アロイ処理
を行うことにより、ソース電極27、ドレイン電極28を形
成する。
【００２６】さらに、ソース電極27、ドレイン電極28間
のｎ型InGaAsオーミック接触層26を一部除去した後に露
出した高純度AlInPSb層25上にTi、Pt、Auを順次堆積
し、ゲート電極29を形成することにより、本実施例の電
界効果トランジスタを形成することができる。
のｎ型InGaAsオーミック接触層26を一部除去した後に露
出した高純度AlInPSb層25上にTi、Pt、Auを順次堆積
し、ゲート電極29を形成することにより、本実施例の電
界効果トランジスタを形成することができる。
【００２７】ここで、高純度AlxIn1-xPySb1-y層25は、
例えばAl組成比xを0.2とした場合、P組成比yを0.88に設
定すればInP基板に格子整合させることができる。ただ
し、高純度AlxIn1-xPySb1-y層25は、必ずしもInP基板に
格子整合させる必要はなく、格子不整合による転移が発
生しないような厚さと組成を持っていればよい。また、
Alを含まないIn1-xPySb1-y層によっても同様の作用効果
を奏することが期待される。
例えばAl組成比xを0.2とした場合、P組成比yを0.88に設
定すればInP基板に格子整合させることができる。ただ
し、高純度AlxIn1-xPySb1-y層25は、必ずしもInP基板に
格子整合させる必要はなく、格子不整合による転移が発
生しないような厚さと組成を持っていればよい。また、
Alを含まないIn1-xPySb1-y層によっても同様の作用効果
を奏することが期待される。
【００２８】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
InGaAs動作層、InAlAs電子供給層を有する電界効果トラ
ンジスタにおいて、InAlAs電子供給層の表面側にAlxGa
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層、またはAlxIn
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層を導入し、InAl
As電子供給層を外部雰囲気から遮断することにより、In
AlAs電子供給層の変質を防ぐことができる。その結果、
本発明は、従来構造において問題となっていた、InAlAs
電子供給層の変質に伴うドレイン電流低下や相互コンダ
クタンス低下などの素子特性の劣化を避けることができ
るという効果を有する。また、本発明によれば、AlxGa
1-xPySb1-y層、またはAlxIn1-xPySb1-y層はInP基板と格
子整合するため、結晶成長上の問題から、その膜厚が制
限されることはない。
InGaAs動作層、InAlAs電子供給層を有する電界効果トラ
ンジスタにおいて、InAlAs電子供給層の表面側にAlxGa
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層、またはAlxIn
1-xPySb1-y（0≦x≦0.5、0≦y≦1.0）層を導入し、InAl
As電子供給層を外部雰囲気から遮断することにより、In
AlAs電子供給層の変質を防ぐことができる。その結果、
本発明は、従来構造において問題となっていた、InAlAs
電子供給層の変質に伴うドレイン電流低下や相互コンダ
クタンス低下などの素子特性の劣化を避けることができ
るという効果を有する。また、本発明によれば、AlxGa
1-xPySb1-y層、またはAlxIn1-xPySb1-y層はInP基板と格
子整合するため、結晶成長上の問題から、その膜厚が制
限されることはない。
【００３０】このように、本発明によれば、信頼性が高
く、高速性・高周波特性の優れた電界効果トランジスタ
を提供することができる。
く、高速性・高周波特性の優れた電界効果トランジスタ
を提供することができる。
【図１】本発明の第１の実施例の構成を説明するための
模式的な断面図である。
模式的な断面図である。
【図２】本発明の第２の実施例の構成を説明するための
模式的な断面図である。
模式的な断面図である。
【図３】従来例の構成を説明するための模式的な断面図
である。
である。
【図４】従来例の構成を説明するための図である。
11 半絶縁性InP基板 12 高純度InAlAsバッファ層 13 高純度InGaAsチャネル層 14 InAlAs電子供給層 15 高純度AlGaPSb層 16 n型InGaAsオーミック接触層 17 ソース電極 18 ドレイン電極 19 ゲート電極 21 半絶縁性InP基板 22 高純度InAlAsバッファ層 23 高純度InGaAsチャネル層 24 InAlAs電子供給層 25 高純度AlInPSb層 26 n型InGaAsオーミック接触層 27 ソース電極 28 ドレイン電極 29 ゲート電極 31 半絶縁性InP基板 32 アンドープInAlAs層 33 アンドープInGaAs層 34 n型InAlAs層 35 n型InGaAs層
Claims (5)
- 【請求項１】InGaAs動作層と、少なくとも一部にｎ型不
純物を含んだInAlAs電子供給層とを有する電界効果トラ
ンジスタにおいて、 該InAlAs電子供給層とゲート電極との間にAlxGa1-xPySb
1-y（0≦x≦0.5、0≦y≦1.0）層を含むことを特徴とす
る電界効果トランジスタ。 - 【請求項２】InGaAs動作層と、少なくとも一部にｎ型不
純物を含んだInAlAs電子供給層とを有する電界効果トラ
ンジスタにおいて、 該InAlAs電子供給層上とゲート電極との間にAlxIn1-xPy
Sb1-y（0≦x≦0.5、0≦y≦1.0）層を含むことを特徴と
する電界効果トランジスタ。 - 【請求項３】InAlAs層を含みゲート電極とショットキー
接続されるショットキー層の表面の所定領域又は全部
に、基板との格子不整合による転移が発生しないような
厚さと組成を有する保護層を備えたことを特徴とする半
導体装置。 - 【請求項４】InAlAs層を含みゲート電極とショットキー
接続されるショットキー層の表面の所定領域又は全部
に、基板とほぼ格子整合し且つAl組成の少ない保護層を
備えたことを特徴とする半導体装置。 - 【請求項５】前記保護層がAl組成の少ないAlInPSb層又
はAlGaPSb層から成ることを特徴とする請求項３又は４
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159962A JP2687937B2 (ja) | 1995-06-02 | 1995-06-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159962A JP2687937B2 (ja) | 1995-06-02 | 1995-06-02 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330326A true JPH08330326A (ja) | 1996-12-13 |
| JP2687937B2 JP2687937B2 (ja) | 1997-12-08 |
Family
ID=15704981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159962A Expired - Lifetime JP2687937B2 (ja) | 1995-06-02 | 1995-06-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687937B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107093A (ja) * | 1995-06-06 | 1997-04-22 | He Holdings Inc Dba Hughes Electron | ＧｓＡｓ基板上の低雑音電力用ＡｌＧａＰＳｂ／ＧａＩｎＡｓＨＥＭＴおよび疑似形態ＨＥＭＴ |
| JP2001044417A (ja) * | 1999-07-26 | 2001-02-16 | Fujitsu Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590301A (ja) * | 1991-03-28 | 1993-04-09 | Asahi Chem Ind Co Ltd | 電界効果型トランジスタ |
-
1995
- 1995-06-02 JP JP7159962A patent/JP2687937B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590301A (ja) * | 1991-03-28 | 1993-04-09 | Asahi Chem Ind Co Ltd | 電界効果型トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107093A (ja) * | 1995-06-06 | 1997-04-22 | He Holdings Inc Dba Hughes Electron | ＧｓＡｓ基板上の低雑音電力用ＡｌＧａＰＳｂ／ＧａＩｎＡｓＨＥＭＴおよび疑似形態ＨＥＭＴ |
| JP2001044417A (ja) * | 1999-07-26 | 2001-02-16 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687937B2 (ja) | 1997-12-08 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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