JP2910831B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2910831B2 JP2910831B2 JP7250571A JP25057195A JP2910831B2 JP 2910831 B2 JP2910831 B2 JP 2910831B2 JP 7250571 A JP7250571 A JP 7250571A JP 25057195 A JP25057195 A JP 25057195A JP 2910831 B2 JP2910831 B2 JP 2910831B2
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- Japan
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- layer
- inalas
- effect transistor
- electron supply
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高速性、高周波特
性に優れた電界効果トランジスタに関し、特に、ＩｎＡ
ｌＡｓ層を動作層とする電界効果トランジスタに関す
る。
性に優れた電界効果トランジスタに関し、特に、ＩｎＡ
ｌＡｓ層を動作層とする電界効果トランジスタに関す
る。
【０００２】
【従来の技術】ＩｎＧａＡｓ動作層とＩｎＡｌＡｓ電子
供給層とを有する電界効果トランジスタの一般的な構造
の従来例としては、例えば、チャオ（Ｐ．Ｃ．Ｃｈａ
ｏ）らによって、アイイーイーイー・エレクトロン・デ
バイス・レターズ（IEEE Electron Device Lett.）、Ｅ
ＤＬ−１１巻、５９頁、１９９０年に報告されている
（報告例１）。この報告例１は、半絶縁性ＩｎＰ基板上
に、これと格子整合して設けられた高純度なＩｎＧａＡ
ｓ層と、所定の伝導帯の不連続をもってヘテロ接合を形
成するＩｎＡｌＡｓ電子供給層とを順次結晶成長した
後、ＩｎＡｌＡｓ電子供給層上にゲート電極を形成した
電界効果トランジスタに関するものである。
供給層とを有する電界効果トランジスタの一般的な構造
の従来例としては、例えば、チャオ（Ｐ．Ｃ．Ｃｈａ
ｏ）らによって、アイイーイーイー・エレクトロン・デ
バイス・レターズ（IEEE Electron Device Lett.）、Ｅ
ＤＬ−１１巻、５９頁、１９９０年に報告されている
（報告例１）。この報告例１は、半絶縁性ＩｎＰ基板上
に、これと格子整合して設けられた高純度なＩｎＧａＡ
ｓ層と、所定の伝導帯の不連続をもってヘテロ接合を形
成するＩｎＡｌＡｓ電子供給層とを順次結晶成長した
後、ＩｎＡｌＡｓ電子供給層上にゲート電極を形成した
電界効果トランジスタに関するものである。
【０００３】しかし、この構造では、ＩｎＡｌＡｓ電子
供給層上にゲート電極が形成されるため、ゲート電極形
成後にＩｎＡｌＡｓ電子供給層の表面が曝されこるとに
なる。表面が曝されたＩｎＡｌＡｓ電子供給層を通して
外部から不純物が混入することにより、結晶成長時に添
加された、例えばＳｉのようなドーパントが不活性化す
ることが報告されている。その結果、電流や相互コンダ
クタンスの減少といった素子特性の劣化を招くという問
題がある。
供給層上にゲート電極が形成されるため、ゲート電極形
成後にＩｎＡｌＡｓ電子供給層の表面が曝されこるとに
なる。表面が曝されたＩｎＡｌＡｓ電子供給層を通して
外部から不純物が混入することにより、結晶成長時に添
加された、例えばＳｉのようなドーパントが不活性化す
ることが報告されている。その結果、電流や相互コンダ
クタンスの減少といった素子特性の劣化を招くという問
題がある。
【０００４】従来、この問題を解決する構造として、Ｉ
ｎＡｌＡｓ電子供給層上にＩｎＧａＰ層を積層し、この
ＩｎＧａＰ層上にゲート電極を形成する構造が、藤田ら
によって、アイイーイーイー・エレクトロン・デバイス
・レターズ（IEEE ElectronDevice Lett.）、ＥＤＬ−
１４巻、２５９頁、１９９３年に報告されている（報告
例２）。報告例２に示された構造を図２に示す。図２に
おいて、この電界効果トランジスタは、半絶縁性ＩｎＰ
基板２１と、アンドープＩｎＰ層２２と、アンドープＩ
ｎＧａＡｓ層２３と、アンドープＩｎＡｌＡｓ層２４ａ
と、ｎ型ＩｎＡｌＡｓ層２４ｂと、アンドープＩｎＧａ
Ｐ層２５と、ｎ型ＩｎＧａＡｓ層２６と、ソース電極２
７と、ドレイン電極２８と、ゲート電極２９とを有して
いる。この構造では、チャネルに電子を供給するｎ型Ｉ
ｎＡｌＡｓ層２４ｂをアンドープＩｎＧａＰ層２５で覆
い、このアンドープＩｎＧａＰ層２５上にゲート電極２
９を形成することにより、ｎ型ＩｎＡｌＡｓ層２４ｂを
外部雰囲気から遮断している。
ｎＡｌＡｓ電子供給層上にＩｎＧａＰ層を積層し、この
ＩｎＧａＰ層上にゲート電極を形成する構造が、藤田ら
によって、アイイーイーイー・エレクトロン・デバイス
・レターズ（IEEE ElectronDevice Lett.）、ＥＤＬ−
１４巻、２５９頁、１９９３年に報告されている（報告
例２）。報告例２に示された構造を図２に示す。図２に
おいて、この電界効果トランジスタは、半絶縁性ＩｎＰ
基板２１と、アンドープＩｎＰ層２２と、アンドープＩ
ｎＧａＡｓ層２３と、アンドープＩｎＡｌＡｓ層２４ａ
と、ｎ型ＩｎＡｌＡｓ層２４ｂと、アンドープＩｎＧａ
Ｐ層２５と、ｎ型ＩｎＧａＡｓ層２６と、ソース電極２
７と、ドレイン電極２８と、ゲート電極２９とを有して
いる。この構造では、チャネルに電子を供給するｎ型Ｉ
ｎＡｌＡｓ層２４ｂをアンドープＩｎＧａＰ層２５で覆
い、このアンドープＩｎＧａＰ層２５上にゲート電極２
９を形成することにより、ｎ型ＩｎＡｌＡｓ層２４ｂを
外部雰囲気から遮断している。
【０００５】
【発明が解決しようとする課題】しかし、前述の報告例
２のような構造においては、ゲート電極が置かれるＩｎ
ＧａＰ層のＩｎＰ組成比が高いため、通常のＩｎＡｌＡ
ｓ層上にゲート電極が置かれる場合に比べて、ショット
キー障壁高さが低く、ゲートリーク電流が大きいといっ
た問題がある。さらに、ＩｎＧａＰ層はＩｎＰ基板上と
の格子定数の差が大きいため歪エネルギーを蓄積するこ
とになり、信頼性の点で問題がある。
２のような構造においては、ゲート電極が置かれるＩｎ
ＧａＰ層のＩｎＰ組成比が高いため、通常のＩｎＡｌＡ
ｓ層上にゲート電極が置かれる場合に比べて、ショット
キー障壁高さが低く、ゲートリーク電流が大きいといっ
た問題がある。さらに、ＩｎＧａＰ層はＩｎＰ基板上と
の格子定数の差が大きいため歪エネルギーを蓄積するこ
とになり、信頼性の点で問題がある。
【０００６】ｎ型ドーパントを含んだＩｎＡｌＡｓ電子
供給層を有する電界効果トランジスタにおいて、ＩｎＡ
ｌＧａＡｓ層を用いる例が特開平４−３６９８４２号公
報に記載されている。これは、ＩｎＧａＡｓチャネル層
とＩｎＡｌＡｓバッファ層との間にＩｎＡｌＧａＡｓ層
を導入し、Ｉ−Ｖ特性におけるキンク現象の低減を目的
としたものである。即ち、外部からのフッ素等の不純物
が、ＩｎＡｌＡｓ電子供給層中のｎ型ドーパントの添加
された層に到達するのを防ぐものではない。
供給層を有する電界効果トランジスタにおいて、ＩｎＡ
ｌＧａＡｓ層を用いる例が特開平４−３６９８４２号公
報に記載されている。これは、ＩｎＧａＡｓチャネル層
とＩｎＡｌＡｓバッファ層との間にＩｎＡｌＧａＡｓ層
を導入し、Ｉ−Ｖ特性におけるキンク現象の低減を目的
としたものである。即ち、外部からのフッ素等の不純物
が、ＩｎＡｌＡｓ電子供給層中のｎ型ドーパントの添加
された層に到達するのを防ぐものではない。
【０００７】本発明の課題は、信頼性が高く、高速性・
高周波特性の優れた電界効果トランジスタを提供するこ
とである。
高周波特性の優れた電界効果トランジスタを提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明によれば、少くと
も一部にｎ型ドーパントが添加されたＩｎＡｌＡｓ電子
供給層をチャネルよりも表面側に有する電界効果トラン
ジスタにおいて、前記ＩｎＡｌＡｓ電子供給層よりも表
面側にＩｎx Ａｌy Ｇａ1-x-y Ａｓ保護層（ｙ＜０．
３）が設けられ、前記Ｉｎx Ａｌy Ｇａ1-x-y Ａｓ保護
層よりも表面側にＩｎＡｌＡｓショットキー層を有し、
前記ＩｎＡｌＡｓショットキー層上にゲート電極が設け
られたことを特徴とする電界効果トランジスタが得られ
る。前記Ｉｎx Ａｌy Ｇａ1-x-y Ａｓ保護層のＡｌ組成
ｙは０であってもよい。
も一部にｎ型ドーパントが添加されたＩｎＡｌＡｓ電子
供給層をチャネルよりも表面側に有する電界効果トラン
ジスタにおいて、前記ＩｎＡｌＡｓ電子供給層よりも表
面側にＩｎx Ａｌy Ｇａ1-x-y Ａｓ保護層（ｙ＜０．
３）が設けられ、前記Ｉｎx Ａｌy Ｇａ1-x-y Ａｓ保護
層よりも表面側にＩｎＡｌＡｓショットキー層を有し、
前記ＩｎＡｌＡｓショットキー層上にゲート電極が設け
られたことを特徴とする電界効果トランジスタが得られ
る。前記Ｉｎx Ａｌy Ｇａ1-x-y Ａｓ保護層のＡｌ組成
ｙは０であってもよい。
【０００９】本発明によればまた、少くとも一部にｎ型
ドーパントが添加されたＩｎＡｌＡｓ電子供給層をチャ
ネルよりも表面側に有する電界効果トランジスタにおい
て、前記ＩｎＡｌＡｓ電子供給層よりも表面側にＡｌを
含まない半導体保護層が設けられ、前記半導体保護層よ
りも表面側にＩｎＡｌＡｓショットキー層を有し、前記
ＩｎＡｌＡｓショットキー層上にゲート電極が設けられ
たことを特徴とする電界効果トランジスタが得られる。
ドーパントが添加されたＩｎＡｌＡｓ電子供給層をチャ
ネルよりも表面側に有する電界効果トランジスタにおい
て、前記ＩｎＡｌＡｓ電子供給層よりも表面側にＡｌを
含まない半導体保護層が設けられ、前記半導体保護層よ
りも表面側にＩｎＡｌＡｓショットキー層を有し、前記
ＩｎＡｌＡｓショットキー層上にゲート電極が設けられ
たことを特徴とする電界効果トランジスタが得られる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態による
電界効果トランジスタを説明する。
電界効果トランジスタを説明する。
【００１１】本発明では、ＩｎＡｌＡｓ電子供給層の表
面側に、例えばＩｎ0.52Ａｌ0.24Ｇａ0.24Ａｓ層のよう
な、Ａｌ組成の小さい半導体保護層を導入し、外部から
のフッ素等の不純物が、ＩｎＡｌＡｓ電子供給層中のｎ
型ドーパントが添加された層に到達することを防ぐこと
ができる。したがって、従来構造において問題となって
いた、高温時のドレイン電流低下や相互コンダクタンス
低下などの素子特性の劣化を避け、信頼性の高い電界効
果トランジスタを実現することができる。
面側に、例えばＩｎ0.52Ａｌ0.24Ｇａ0.24Ａｓ層のよう
な、Ａｌ組成の小さい半導体保護層を導入し、外部から
のフッ素等の不純物が、ＩｎＡｌＡｓ電子供給層中のｎ
型ドーパントが添加された層に到達することを防ぐこと
ができる。したがって、従来構造において問題となって
いた、高温時のドレイン電流低下や相互コンダクタンス
低下などの素子特性の劣化を避け、信頼性の高い電界効
果トランジスタを実現することができる。
【００１２】特に、半導体保護層としてＩｎ0.52Ａｌy
Ｇａ0.48-yＡｓ層を用いれば、この半導体保護層はＩｎ
Ｐ基板に格子整合するので、格子不整に伴う転移発生に
よる素子特性の劣化の問題は回避できる。
Ｇａ0.48-yＡｓ層を用いれば、この半導体保護層はＩｎ
Ｐ基板に格子整合するので、格子不整に伴う転移発生に
よる素子特性の劣化の問題は回避できる。
【００１３】さらに、上述の半導体保護層上にＩｎＡｌ
Ａｓショットキー層を形成し、この層上にゲート電極を
形成する場合、ゲート電極形成前のリセスエッチングや
前処理方法に関して従来方法をそのまま用いることがで
きるとともに、従来構造並みのゲート耐圧を確保するこ
とができる。
Ａｓショットキー層を形成し、この層上にゲート電極を
形成する場合、ゲート電極形成前のリセスエッチングや
前処理方法に関して従来方法をそのまま用いることがで
きるとともに、従来構造並みのゲート耐圧を確保するこ
とができる。
【００１４】次に、図面を参照して、本電界効果トラン
ジスタをさらに詳細に説明する。
ジスタをさらに詳細に説明する。
【００１５】図１は、本発明の実施の一形態による電界
効果トランジスタの主要部分の断面図である。図１にお
いて、本電界効果トランジスタは、半絶縁性ＩｎＰ基板
１と、高純度ＩｎＡｌＡｓバッファ層２と、高純度Ｉｎ
ＧａＡｓチャネル層３と、ＩｎＡｌＡｓ電子供給層４
と、Ｉｎ0.52Ａｌ0.24Ｇａ0.24Ａｓ保護層５と、高純度
ＩｎＡｌＡｓショットキー層６と、ＩｎＧａＡｓオーミ
ック接触層７と、ソース電極８と、ドレイン電極９と、
ゲート電極１０とを有している。
効果トランジスタの主要部分の断面図である。図１にお
いて、本電界効果トランジスタは、半絶縁性ＩｎＰ基板
１と、高純度ＩｎＡｌＡｓバッファ層２と、高純度Ｉｎ
ＧａＡｓチャネル層３と、ＩｎＡｌＡｓ電子供給層４
と、Ｉｎ0.52Ａｌ0.24Ｇａ0.24Ａｓ保護層５と、高純度
ＩｎＡｌＡｓショットキー層６と、ＩｎＧａＡｓオーミ
ック接触層７と、ソース電極８と、ドレイン電極９と、
ゲート電極１０とを有している。
【００１６】本電界効果トランジスタは、以下のように
して製造できる。
して製造できる。
【００１７】まず、半絶縁性ＩｎＰ基板１上に、３００
ｎｍの高純度ＩｎＡｌＡｓバッファ層２と、４０ｎｍの
高純度ＩｎＧａＡｓチャネル層３と、例えば、３ｎｍの
高純度ＩｎＡｌＡｓ層、Ｓｉを５×１０18ｃｍ-3ドープ
した厚さ１０ｎｍのＩｎＡｌＡｓ層、および１５ｎｍの
高純度ＩｎＡｌＡｓ層の三層からなるＩｎＡｌＡｓ電子
供給層４と、厚さ３ｎｍの高純度Ｉｎ0.52Ａｌ0.24Ｇａ
0.24Ａｓ保護層５と、厚さ３ｎｍの高純度のＩｎＡｌＡ
ｓショットキー層６と、Ｓｉを５×１０18ｃｍ-3ドープ
した厚さ５０ｎｍのＩｎＧａＡｓオーミック接触層７と
を順次結晶成長する。
ｎｍの高純度ＩｎＡｌＡｓバッファ層２と、４０ｎｍの
高純度ＩｎＧａＡｓチャネル層３と、例えば、３ｎｍの
高純度ＩｎＡｌＡｓ層、Ｓｉを５×１０18ｃｍ-3ドープ
した厚さ１０ｎｍのＩｎＡｌＡｓ層、および１５ｎｍの
高純度ＩｎＡｌＡｓ層の三層からなるＩｎＡｌＡｓ電子
供給層４と、厚さ３ｎｍの高純度Ｉｎ0.52Ａｌ0.24Ｇａ
0.24Ａｓ保護層５と、厚さ３ｎｍの高純度のＩｎＡｌＡ
ｓショットキー層６と、Ｓｉを５×１０18ｃｍ-3ドープ
した厚さ５０ｎｍのＩｎＧａＡｓオーミック接触層７と
を順次結晶成長する。
【００１８】続いて、素子分離を行った後、例えば、Ａ
ｕＧｅ、Ｎｉ、Ａｕをオーミック接触層上に堆積し、ア
ロイ処理を行うことにより、ソース電極８、ドレイン電
極９を形成する。
ｕＧｅ、Ｎｉ、Ａｕをオーミック接触層上に堆積し、ア
ロイ処理を行うことにより、ソース電極８、ドレイン電
極９を形成する。
【００１９】さらに、ソース電極８とドレイン電極９と
の間のｎ型ＩｎＧａＡｓオーミック接触層７を一部除去
した後に露出したＩｎＡｌＡｓショットキー層６上に、
Ｔｉ、Ｐｔ、Ａｕを順次堆積してゲート電極１０を形成
することにより、本電界効果トランジスタを製造するこ
とができる。
の間のｎ型ＩｎＧａＡｓオーミック接触層７を一部除去
した後に露出したＩｎＡｌＡｓショットキー層６上に、
Ｔｉ、Ｐｔ、Ａｕを順次堆積してゲート電極１０を形成
することにより、本電界効果トランジスタを製造するこ
とができる。
【００２０】ここで、ｎ型ＩｎＧａＡｓオーミック接触
層をエッチング除去する際に、例えば、クエン酸と過酸
化水素水からなる水溶液を用いると、ＩｎＡｌＡｓ層に
対してＩｎＧａＡｓ層のみを高い選択比をもってエッチ
ング除去できることは知られている。この方法を用いる
と、ＩｎＡｌＡｓ層でエッチングが停止されるので、Ｉ
ｎＡｌＧａＡｓ保護層がエッチング除去されることはな
い。このとき、導入するＩｎ1-x-y Ａｌy Ｇａx Ａｓ層
のＡｌ組成ｙを０．３以下にすればフッ素等の不純物が
外部からｎ−ＩｎＡｌＡｓ層に到達するのを防ぐことが
可能であり、Ｉｎ1-x-y Ａｌy Ｇａx Ａｓ層の厚さを５
ｎｍ以下とすればＩｎ1-x-y Ａｌy Ｇａx Ａｓ層中にサ
ブバンドが形成されることもない。
層をエッチング除去する際に、例えば、クエン酸と過酸
化水素水からなる水溶液を用いると、ＩｎＡｌＡｓ層に
対してＩｎＧａＡｓ層のみを高い選択比をもってエッチ
ング除去できることは知られている。この方法を用いる
と、ＩｎＡｌＡｓ層でエッチングが停止されるので、Ｉ
ｎＡｌＧａＡｓ保護層がエッチング除去されることはな
い。このとき、導入するＩｎ1-x-y Ａｌy Ｇａx Ａｓ層
のＡｌ組成ｙを０．３以下にすればフッ素等の不純物が
外部からｎ−ＩｎＡｌＡｓ層に到達するのを防ぐことが
可能であり、Ｉｎ1-x-y Ａｌy Ｇａx Ａｓ層の厚さを５
ｎｍ以下とすればＩｎ1-x-y Ａｌy Ｇａx Ａｓ層中にサ
ブバンドが形成されることもない。
【００２１】本発明による電界効果トランジスタにおい
ては、各層の厚さや不純物の添加濃度も上記の値に限定
されることはない。例えば、電子供給層としては、６ｎ
ｍ程度の高純度ＩｎＡｌＡｓ層、ｎ型不純物としてＳｉ
を５×１０12ｃｍ-2程度に添加した層、および１５ｎｍ
程度の高純度ＩｎＡｌＡｓ層から構成することも可能で
ある。
ては、各層の厚さや不純物の添加濃度も上記の値に限定
されることはない。例えば、電子供給層としては、６ｎ
ｍ程度の高純度ＩｎＡｌＡｓ層、ｎ型不純物としてＳｉ
を５×１０12ｃｍ-2程度に添加した層、および１５ｎｍ
程度の高純度ＩｎＡｌＡｓ層から構成することも可能で
ある。
【００２２】また、本実施の形態では、不純物の侵入を
防ぐ保護層としてＩｎＡｌＧａＡｓ層を用いたが、この
層の代わりに、ＩｎＧａＡｓ薄層やＩｎＰ薄層を保護層
として用いた場合にも、デバイス特性劣化を抑制するこ
とができた。さらに、格子不整合による転移を発生しな
い程度の膜厚・組成をもつＡｌＧａＡｓ、ＧａＡｓ、Ｉ
ｎＧａＡｓ、ＩｎＰ、およびこれらからなる混晶を保護
層として用いた場合にも特性劣化を抑制する効果があっ
た。
防ぐ保護層としてＩｎＡｌＧａＡｓ層を用いたが、この
層の代わりに、ＩｎＧａＡｓ薄層やＩｎＰ薄層を保護層
として用いた場合にも、デバイス特性劣化を抑制するこ
とができた。さらに、格子不整合による転移を発生しな
い程度の膜厚・組成をもつＡｌＧａＡｓ、ＧａＡｓ、Ｉ
ｎＧａＡｓ、ＩｎＰ、およびこれらからなる混晶を保護
層として用いた場合にも特性劣化を抑制する効果があっ
た。
【００２３】
【発明の効果】本発明によれば、ＩａＧａＡｓ動作層、
ＩｎＡｌＡｓ電子供給層を有する電界効果トランジスタ
において、ＩｎＡｌＡｓ電子供給層の表面側に保護層と
して例えばＩｎＡｌＧａＡｓ層を導入したため、外部か
らの不純物の侵入を防ぐことにより、ＩｎＡｌＡｓ電子
供給層のｎ型ドーパントの不活性化を防ぐことができ
る。この結果、従来構造において問題となっていた、ド
レイン電流低下や相互コンダクタンス低下などの素子特
性の劣化を避けることができる。
ＩｎＡｌＡｓ電子供給層を有する電界効果トランジスタ
において、ＩｎＡｌＡｓ電子供給層の表面側に保護層と
して例えばＩｎＡｌＧａＡｓ層を導入したため、外部か
らの不純物の侵入を防ぐことにより、ＩｎＡｌＡｓ電子
供給層のｎ型ドーパントの不活性化を防ぐことができ
る。この結果、従来構造において問題となっていた、ド
レイン電流低下や相互コンダクタンス低下などの素子特
性の劣化を避けることができる。
【００２４】また、従来から広く用いられている例のよ
うに、ＩｎＡｌＡｓ層上にゲート電極が形成されるた
め、ゲート電極形成時の前処理方法は従来方法をそのま
ま用いることができると共に、従来構造並みのゲート耐
圧を確保することができる。
うに、ＩｎＡｌＡｓ層上にゲート電極が形成されるた
め、ゲート電極形成時の前処理方法は従来方法をそのま
ま用いることができると共に、従来構造並みのゲート耐
圧を確保することができる。
【００２５】即ち、本発明による電界効果トランジスタ
は、従来プロセスが適用され、かつ、従来構造と同等な
特性を維持していながら、信頼性が高く、高速性・高周
波特性に優れているし、高い歩留まりでもって得られ
る。
は、従来プロセスが適用され、かつ、従来構造と同等な
特性を維持していながら、信頼性が高く、高速性・高周
波特性に優れているし、高い歩留まりでもって得られ
る。
【図１】本発明の実施の形態による電界効果トランジス
タを示す模式的断面図である。
タを示す模式的断面図である。
【図２】従来例による電界効果トランジスタを示す模式
的断面図である。
的断面図である。
１、２１ 半絶縁性ＩｎＰ基板 ２ 高純度ＩｎＡｌＡｓバッファ層 ３ 高純度ＩｎＧａＡｓチャネル層 ４ ＩｎＡｌＡｓ電子供給層 ５ 高純度ＩｎＡｌＧａＡｓ保護層 ６ 高純度ＩｎＡｌＡｓショットキー層 ７ ｎ型ＩｎＧａＡｓオーミック接触層 ８、２７ ソース電極 ９、２８ ドレイン電極 １０、２９ ゲート電極 ２２ アンドープＩｎＰ層 ２３ アンドープＩｎＧａＡｓ層 ２４ａ アンドープＩｎＡｌＡｓ層 ２４ｂ ｎ型ＩｎＡｌＡｓ層 ２５ アンドープＩｎＧａＰ層 ２６ ｎ型ＩｎＧａＡｓ層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】 少くとも一部にｎ型ドーパントが添加さ
れたＩｎＡｌＡｓ電子供給層をチャネルよりも表面側に
有する電界効果トランジスタにおいて、前記ＩｎＡｌＡ
ｓ電子供給層よりも表面側にＩｎx Ａｌy Ｇａ1-x-y Ａ
ｓ保護層（ｙ＜０．３）が設けられ、前記Ｉｎx Ａｌy
Ｇａ1-x-y Ａｓ保護層よりも表面側にＩｎＡｌＡｓショ
ットキー層を有し、前記ＩｎＡｌＡｓショットキー層上
にゲート電極が設けられたことを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 少くとも一部にｎ型ドーパントが添加さ
れたＩｎＡｌＡｓ電子供給層をチャネルよりも表面側に
有する電界効果トランジスタにおいて、前記ＩｎＡｌＡ
ｓ電子供給層よりも表面側にＡｌを含まない半導体保護
層が設けられ、前記半導体保護層よりも表面側にＩｎＡ
ｌＡｓショットキー層を有し、前記ＩｎＡｌＡｓショッ
トキー層上にゲート電極が設けられたことを特徴とする
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250571A JP2910831B2 (ja) | 1995-09-28 | 1995-09-28 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250571A JP2910831B2 (ja) | 1995-09-28 | 1995-09-28 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992819A JPH0992819A (ja) | 1997-04-04 |
| JP2910831B2 true JP2910831B2 (ja) | 1999-06-23 |
Family
ID=17209877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250571A Expired - Fee Related JP2910831B2 (ja) | 1995-09-28 | 1995-09-28 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910831B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3272259B2 (ja) * | 1997-03-25 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2787589B2 (ja) * | 1989-05-10 | 1998-08-20 | 富士通株式会社 | 半導体装置 |
| JPH0786573A (ja) * | 1993-09-14 | 1995-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 高電子移動度トランジスタ |
| JPH07283396A (ja) * | 1994-04-06 | 1995-10-27 | Furukawa Electric Co Ltd:The | ヘテロ接合電界効果トランジスタ |
| JP3434624B2 (ja) * | 1995-08-09 | 2003-08-11 | 株式会社デンソー | 電界効果トランジスタ |
-
1995
- 1995-09-28 JP JP7250571A patent/JP2910831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992819A (ja) | 1997-04-04 |
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