JPH07111327A - ヘテロ接合型電界効果トランジスタ - Google Patents
ヘテロ接合型電界効果トランジスタInfo
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- JPH07111327A JPH07111327A JP25558293A JP25558293A JPH07111327A JP H07111327 A JPH07111327 A JP H07111327A JP 25558293 A JP25558293 A JP 25558293A JP 25558293 A JP25558293 A JP 25558293A JP H07111327 A JPH07111327 A JP H07111327A
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Abstract
(57)【要約】
【目的】 相互コンダクタンスを高め、高周波・高速作
動に適する素子を作成するために、ソース抵抗を効率よ
く低減できる構造のヘテロ接合型電界効果トランジスタ
を得る。 【構成】 半絶縁性ＩｎＰ基板１０１上にノンドープＩ
ｎ0.52Ａｌ0.48Ａｓバッファ層１０２、ノンドープＩｎ
0.80Ｇａ0.20Ａｓチャネル層１０３、ノンドープＩｎ
0.52Ａｌ0.48Ａｓスペーサ層１０４、ｎ型Ｉｎ0.52Ａｌ
0.48Ａｓドープ層１０５、ノンドープＩｎ0.52Ａｌ0.48
Ａｓゲートコンタクト層１０６、ノンドープＩｎ0.80Ｇ
ａ0.20Ａｓ抵抗低減層１０７、ｎ型Ｉｎ0.53Ｇａ0.47Ａ
ｓキャップ層１０８を順次形成して形成したヘテロ接合
型電界効果トランジスタにおいて、ゲートコンタクト層
１０６とキャップ層１０８の間にノンドープＩｎ0.80Ｇ
ａ0.20Ａｓ抵抗低減層１０７を挿入した。
動に適する素子を作成するために、ソース抵抗を効率よ
く低減できる構造のヘテロ接合型電界効果トランジスタ
を得る。 【構成】 半絶縁性ＩｎＰ基板１０１上にノンドープＩ
ｎ0.52Ａｌ0.48Ａｓバッファ層１０２、ノンドープＩｎ
0.80Ｇａ0.20Ａｓチャネル層１０３、ノンドープＩｎ
0.52Ａｌ0.48Ａｓスペーサ層１０４、ｎ型Ｉｎ0.52Ａｌ
0.48Ａｓドープ層１０５、ノンドープＩｎ0.52Ａｌ0.48
Ａｓゲートコンタクト層１０６、ノンドープＩｎ0.80Ｇ
ａ0.20Ａｓ抵抗低減層１０７、ｎ型Ｉｎ0.53Ｇａ0.47Ａ
ｓキャップ層１０８を順次形成して形成したヘテロ接合
型電界効果トランジスタにおいて、ゲートコンタクト層
１０６とキャップ層１０８の間にノンドープＩｎ0.80Ｇ
ａ0.20Ａｓ抵抗低減層１０７を挿入した。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合型電界効果ト
ランジスタの性能を向上させるものであり、特に高周波
帯の低雑音増幅器や、高速のスイッチング素子への応用
が期待できるヘテロ接合型電界効果トランジスタに関す
る。
ランジスタの性能を向上させるものであり、特に高周波
帯の低雑音増幅器や、高速のスイッチング素子への応用
が期待できるヘテロ接合型電界効果トランジスタに関す
る。
【０００２】
【従来の技術】トランジスタの性能を向上させるために
は、より多くの多数キャリアをより高速に伝達できる材
質および構造を用いることが重要である。言い換えれば
キャリア濃度と移動度とを同時に高めることが大切であ
る。一般に、半導体のキャリア濃度を高めるためにはド
ーパントと呼ばれる不純物を半導体に添加（ドープ）す
る必要がある。ところが、半導体中にドープしたドーパ
ントは半導体中にキャリアを放出した後、帯電してイオ
ン化不純物となり、多数キャリアの走行を妨げるため、
キャリア濃度を高めようと多くのドーパントを添加する
と多数キャリアの移動度はかえって低下してしまうとい
う問題点がある。
は、より多くの多数キャリアをより高速に伝達できる材
質および構造を用いることが重要である。言い換えれば
キャリア濃度と移動度とを同時に高めることが大切であ
る。一般に、半導体のキャリア濃度を高めるためにはド
ーパントと呼ばれる不純物を半導体に添加（ドープ）す
る必要がある。ところが、半導体中にドープしたドーパ
ントは半導体中にキャリアを放出した後、帯電してイオ
ン化不純物となり、多数キャリアの走行を妨げるため、
キャリア濃度を高めようと多くのドーパントを添加する
と多数キャリアの移動度はかえって低下してしまうとい
う問題点がある。
【０００３】ここで、従来例として半絶縁性基板を用い
たヘテロ接合型電界効果トランジスタのＩｎ0.52Ａｌ
0.48Ａｓ／Ｉｎ0.80Ｇａ0.20Ａｓ ｐｓｅｕｄｏｍｏｒ
ｐｈｉｃ 高電子移動度電界効果トランジスタ（ＨＥＭ
Ｔ）の構造を図５に示し、その原理を図５における６−
６断面のバンド構造を示す図６および７−７断面のバン
ド構造を表す図７とを用いて説明する。なお図５におい
て、３０１はＩｎＰ基板、３０２は結晶の質を高めかつ
電子を基板と分離するノンドープＩｎ0.52Ａｌ0. 48Ａｓ
バッファ層、３０３は電子が蓄積されるノンドープＩｎ
0.80Ｇａ0.20Ａｓチャネル層、３０４は電子の散乱を防
止するノンドープＩｎ0.52Ａｌ0.48Ａｓスペーサ層、３
０５は電子を供給するｎ型Ｉｎ0.52Ａｌ0.48Ａｓドープ
層、３０６はショットキー接合を形成するノンドープＩ
ｎ0.52Ａｌ0.48Ａｓゲートコンタクト層、３０７は酸化
を防止しかつオーミック接合を形成するｎ型Ｉｎ0.53Ｇ
ａ0. 47Ａｓキャップ層であり、３０８はゲート電極、３
０９はソース電極、３１０はドレイン電極である。
たヘテロ接合型電界効果トランジスタのＩｎ0.52Ａｌ
0.48Ａｓ／Ｉｎ0.80Ｇａ0.20Ａｓ ｐｓｅｕｄｏｍｏｒ
ｐｈｉｃ 高電子移動度電界効果トランジスタ（ＨＥＭ
Ｔ）の構造を図５に示し、その原理を図５における６−
６断面のバンド構造を示す図６および７−７断面のバン
ド構造を表す図７とを用いて説明する。なお図５におい
て、３０１はＩｎＰ基板、３０２は結晶の質を高めかつ
電子を基板と分離するノンドープＩｎ0.52Ａｌ0. 48Ａｓ
バッファ層、３０３は電子が蓄積されるノンドープＩｎ
0.80Ｇａ0.20Ａｓチャネル層、３０４は電子の散乱を防
止するノンドープＩｎ0.52Ａｌ0.48Ａｓスペーサ層、３
０５は電子を供給するｎ型Ｉｎ0.52Ａｌ0.48Ａｓドープ
層、３０６はショットキー接合を形成するノンドープＩ
ｎ0.52Ａｌ0.48Ａｓゲートコンタクト層、３０７は酸化
を防止しかつオーミック接合を形成するｎ型Ｉｎ0.53Ｇ
ａ0. 47Ａｓキャップ層であり、３０８はゲート電極、３
０９はソース電極、３１０はドレイン電極である。
【０００４】ＨＥＭＴでは電子を供給するドープ層３０
５と、電子が蓄積されるチャネル層３０３とを異なる材
質で形成し、ドナーと電子とを分離する点が特徴であ
る。図７に示すバンド構造から分かるように、ＨＥＭＴ
では電子親和力の小さい不純物をドープしたドープ層３
０５から供給された電子を、電子親和力の大きい不純物
のないチャネル層３０３に量子効果によっていわゆる２
次元電子ガス（２ＤＥＧ）として蓄積し、その２ＤＥＧ
の量を表面に設けたショットキー接合をもつゲート電極
３０８に加える電圧で制御する。チャネル層３０３の材
料には一般に電子の走行を妨げない材料を用いており、
しかも不純物が添加されていないため、イオン化不純物
はなく、電子の移動度は極めて高く高速動作に適する。
５と、電子が蓄積されるチャネル層３０３とを異なる材
質で形成し、ドナーと電子とを分離する点が特徴であ
る。図７に示すバンド構造から分かるように、ＨＥＭＴ
では電子親和力の小さい不純物をドープしたドープ層３
０５から供給された電子を、電子親和力の大きい不純物
のないチャネル層３０３に量子効果によっていわゆる２
次元電子ガス（２ＤＥＧ）として蓄積し、その２ＤＥＧ
の量を表面に設けたショットキー接合をもつゲート電極
３０８に加える電圧で制御する。チャネル層３０３の材
料には一般に電子の走行を妨げない材料を用いており、
しかも不純物が添加されていないため、イオン化不純物
はなく、電子の移動度は極めて高く高速動作に適する。
【０００５】
【発明が解決しようとする問題点】上記の構成のＨＥＭ
Ｔにおいて、電子を注入するソース電極から、前記ゲー
ト電極までの間に存在する電気抵抗（ソース抵抗）が大
きいと、素子全体の性能が劣化するという問題点があ
る。ＨＥＭＴの性能指標の一つに相互コンダクタンスＧ
ｍがあるが、Ｇｍはゲート直下部分の真性相互コンダク
タンスＧｍ0 とソース抵抗Ｒｓより以下の関係式により
表される。
Ｔにおいて、電子を注入するソース電極から、前記ゲー
ト電極までの間に存在する電気抵抗（ソース抵抗）が大
きいと、素子全体の性能が劣化するという問題点があ
る。ＨＥＭＴの性能指標の一つに相互コンダクタンスＧ
ｍがあるが、Ｇｍはゲート直下部分の真性相互コンダク
タンスＧｍ0 とソース抵抗Ｒｓより以下の関係式により
表される。
【０００６】
【数１】Ｇｍ＝Ｇｍ0 ／（１＋Ｒｓ・Ｇｍ0 ） この式より、素子の相互コンダクタンスＧｍを高くする
にはソース抵抗Ｒｓを低くすることが有効である。ここ
でＧｍが高い方が高速作動を行うことができる。
にはソース抵抗Ｒｓを低くすることが有効である。ここ
でＧｍが高い方が高速作動を行うことができる。
【０００７】しかしながら、従来のＨＥＭＴでは、ｎ型
にドープしたキャップ層３０７をソース抵抗を低減する
目的にも用いていたため、キャップ層３０７のキャリア
濃度は通常ほぼ最大限まで高くされていた。ソース抵抗
を低減するにはキャップ層の膜厚を増すことが有効であ
るが、ゲート電極３０８を形成する箇所では図５に示し
たように、このキャップ層をエッチングにより除去する
必要があるので、再現性よく確実に除去できる程度の膜
厚にとどめる必要がある。また、上記のように従来のＨ
ＥＭＴでは、ｎ型層を抵抗低減の手段に用いているた
め、たとえ不純物添加量を増し、キャリア濃度を増やす
ことができたとしても、図６に示すように電子はイオン
化不純物のある層に存在し、不純物散乱によって移動度
が低下してしまうため、抵抗をあまり効果的に低減でき
ないという問題がある。
にドープしたキャップ層３０７をソース抵抗を低減する
目的にも用いていたため、キャップ層３０７のキャリア
濃度は通常ほぼ最大限まで高くされていた。ソース抵抗
を低減するにはキャップ層の膜厚を増すことが有効であ
るが、ゲート電極３０８を形成する箇所では図５に示し
たように、このキャップ層をエッチングにより除去する
必要があるので、再現性よく確実に除去できる程度の膜
厚にとどめる必要がある。また、上記のように従来のＨ
ＥＭＴでは、ｎ型層を抵抗低減の手段に用いているた
め、たとえ不純物添加量を増し、キャリア濃度を増やす
ことができたとしても、図６に示すように電子はイオン
化不純物のある層に存在し、不純物散乱によって移動度
が低下してしまうため、抵抗をあまり効果的に低減でき
ないという問題がある。
【０００８】図５に示したＨＥＭＴと膜構造が類似のも
のとして、例えば特開平４−１５９７３０があるが、こ
の従来構造ではゲート耐圧向上を目的としてノンドープ
のＩｎ0.53Ｇａ0.47Ａｓをキャップ層とゲートコンタク
ト層との間に挿入し、挿入したＩｎ0.53Ｇａ0.47Ａｓ層
上にゲート電極を形成している。一般にＩｎＧａＡｓは
Ｉｎの含有量（Ｉｎ組成）が高いほど電子移動度が高い
という性質がある。そこで我々が注目しているソース抵
抗低減という目的から考えれば、挿入する層のＩｎの組
成はよりＩｎの組成が高い層の方が有利である。前記特
開平４−１５９７３０の構造において、ソース抵抗の低
減を図るためにＩｎＧａＡｓ層の組成を例えば８０％ま
で高め、Ｉｎ0.80Ｇａ0.20Ａｓに変更したと仮定する
と、バンドギャップが小さくなるため、この層上に形成
するゲート電極のショットキー障壁が低くなり、ゲート
耐圧がかえって低下してしまうという問題点がある。ま
た、この従来構造では挿入したＩｎＧａＡｓ層をわずか
に残した状態でエッチングを止めなければならず、極め
て高いエッチング精度を必要とする問題点もある。
のとして、例えば特開平４−１５９７３０があるが、こ
の従来構造ではゲート耐圧向上を目的としてノンドープ
のＩｎ0.53Ｇａ0.47Ａｓをキャップ層とゲートコンタク
ト層との間に挿入し、挿入したＩｎ0.53Ｇａ0.47Ａｓ層
上にゲート電極を形成している。一般にＩｎＧａＡｓは
Ｉｎの含有量（Ｉｎ組成）が高いほど電子移動度が高い
という性質がある。そこで我々が注目しているソース抵
抗低減という目的から考えれば、挿入する層のＩｎの組
成はよりＩｎの組成が高い層の方が有利である。前記特
開平４−１５９７３０の構造において、ソース抵抗の低
減を図るためにＩｎＧａＡｓ層の組成を例えば８０％ま
で高め、Ｉｎ0.80Ｇａ0.20Ａｓに変更したと仮定する
と、バンドギャップが小さくなるため、この層上に形成
するゲート電極のショットキー障壁が低くなり、ゲート
耐圧がかえって低下してしまうという問題点がある。ま
た、この従来構造では挿入したＩｎＧａＡｓ層をわずか
に残した状態でエッチングを止めなければならず、極め
て高いエッチング精度を必要とする問題点もある。
【０００９】本発明は上記問題に鑑みたものであり、相
互コンダクタンスを高め、高周波・高速作動に適する素
子を作成するために、ＨＥＭＴにおいてチャネル層に用
いられている２ＤＥＧの働きを、ソース抵抗の低減にも
応用するものである。すなわち、従来から用いられてい
る高不純物濃度のキャップ層とノンドープのゲートコン
タクト層との間にゲートコンタクト層に比べて電子親和
力の大きいノンドープの抵抗低減層を挿入し、この抵抗
低減層内部にも２ＤＥＧに相当するキャリアを発生さ
せ、多数キャリア移動度を高めることにより、効果的に
ソース抵抗を低減するヘテロ接合型電界効果トランジス
タを提供することを目的としている。
互コンダクタンスを高め、高周波・高速作動に適する素
子を作成するために、ＨＥＭＴにおいてチャネル層に用
いられている２ＤＥＧの働きを、ソース抵抗の低減にも
応用するものである。すなわち、従来から用いられてい
る高不純物濃度のキャップ層とノンドープのゲートコン
タクト層との間にゲートコンタクト層に比べて電子親和
力の大きいノンドープの抵抗低減層を挿入し、この抵抗
低減層内部にも２ＤＥＧに相当するキャリアを発生さ
せ、多数キャリア移動度を高めることにより、効果的に
ソース抵抗を低減するヘテロ接合型電界効果トランジス
タを提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に構成された第１発明のヘテロ接合型電界効果トランジ
スタは、半導体基板上に形成され、前記半導体基板より
も大きな電子親和力を有し、多数キャリアを走行させる
チャネル層と、前記チャネル層上に形成され、前記チャ
ネル層よりも小さな電子親和力を有して電子を供給する
第１電導型で高不純物濃度のドープ層と、前記ドープ層
上に形成され、前記ドープ層とほぼ等しい電子親和力を
有するゲートコンタクト層と、前記ゲートコンタクト層
上に形成され、前記ゲートコンタクト層よりも大きな電
子親和力を有する、不純物を添加しない抵抗低減層と、
前記抵抗低減層上に形成され、前記抵抗低減層よりも小
さな電子親和力を有して多数キャリアを供給する第１電
導型で高不純物濃度のキャップ層と、前記ゲートコンタ
クト層上に形成され、前記ゲートコンタクト層の酸化を
防止する第１電導型で高不純物濃度のキャップ層と、前
記キャップ層上に形成され、前記キャップ層とオーミッ
ク接合する電極と、前記キャップ層とオーミック接合す
る二つの電極の間に、前記キャップ層側から前記ゲート
コンタクト層に達する溝を設け、露出した前記ゲートコ
ンタクト層表面に形成された、前記ゲートコンタクト層
とショットキー接合をする電極とを備えることを特徴と
している。
に構成された第１発明のヘテロ接合型電界効果トランジ
スタは、半導体基板上に形成され、前記半導体基板より
も大きな電子親和力を有し、多数キャリアを走行させる
チャネル層と、前記チャネル層上に形成され、前記チャ
ネル層よりも小さな電子親和力を有して電子を供給する
第１電導型で高不純物濃度のドープ層と、前記ドープ層
上に形成され、前記ドープ層とほぼ等しい電子親和力を
有するゲートコンタクト層と、前記ゲートコンタクト層
上に形成され、前記ゲートコンタクト層よりも大きな電
子親和力を有する、不純物を添加しない抵抗低減層と、
前記抵抗低減層上に形成され、前記抵抗低減層よりも小
さな電子親和力を有して多数キャリアを供給する第１電
導型で高不純物濃度のキャップ層と、前記ゲートコンタ
クト層上に形成され、前記ゲートコンタクト層の酸化を
防止する第１電導型で高不純物濃度のキャップ層と、前
記キャップ層上に形成され、前記キャップ層とオーミッ
ク接合する電極と、前記キャップ層とオーミック接合す
る二つの電極の間に、前記キャップ層側から前記ゲート
コンタクト層に達する溝を設け、露出した前記ゲートコ
ンタクト層表面に形成された、前記ゲートコンタクト層
とショットキー接合をする電極とを備えることを特徴と
している。
【００１１】また上記目的を達成するために構成された
第２発明のヘテロ接合型電界効果トランジスタは、半導
体基板上に形成された不純物を添加しないゲートコンタ
クト層と、前記ゲートコンタクト層上に形成され、前記
ゲートコンタクト層の酸化を防止する高不純物濃度のキ
ャップ層と、前記キャップ層側から前記ゲートコンタク
ト層に達する溝を有するヘテロ接合型電界効果トランジ
スタにおいて、前記ゲートコンタクト層と前記キャップ
層の間に、前記ゲートコンタクト層と前記キャップ層よ
りも大きな電子親和力を有する、不純物を添加しない抵
抗低減層を形成し、この抵抗低減層の一部が前記溝によ
って除去されていることを特徴としている。
第２発明のヘテロ接合型電界効果トランジスタは、半導
体基板上に形成された不純物を添加しないゲートコンタ
クト層と、前記ゲートコンタクト層上に形成され、前記
ゲートコンタクト層の酸化を防止する高不純物濃度のキ
ャップ層と、前記キャップ層側から前記ゲートコンタク
ト層に達する溝を有するヘテロ接合型電界効果トランジ
スタにおいて、前記ゲートコンタクト層と前記キャップ
層の間に、前記ゲートコンタクト層と前記キャップ層よ
りも大きな電子親和力を有する、不純物を添加しない抵
抗低減層を形成し、この抵抗低減層の一部が前記溝によ
って除去されていることを特徴としている。
【００１２】
【作用】請求項１乃至２記載の発明によれば、ゲートコ
ンタクト層と第１電導型で高不純物濃度のキャップ層と
の間に、不純物が添加されていない抵抗低減層が形成さ
れている。多数キャリアは電子親和力の窪みに蓄積され
る性質があり、隣接したキャップ層が第１電導型の高不
純物濃度層であることから、抵抗低減層内に多数キャリ
アが蓄積される。抵抗低減層は不純物が添加されていな
いため、この中で不純物散乱の影響が非常に小さくな
る。また、抵抗低減層の材質をＩｎ組成の高いＩｎＧａ
Ａｓにすることにより、格子散乱も低減でき、多数キャ
リアの移動度は極めて高くなる。
ンタクト層と第１電導型で高不純物濃度のキャップ層と
の間に、不純物が添加されていない抵抗低減層が形成さ
れている。多数キャリアは電子親和力の窪みに蓄積され
る性質があり、隣接したキャップ層が第１電導型の高不
純物濃度層であることから、抵抗低減層内に多数キャリ
アが蓄積される。抵抗低減層は不純物が添加されていな
いため、この中で不純物散乱の影響が非常に小さくな
る。また、抵抗低減層の材質をＩｎ組成の高いＩｎＧａ
Ａｓにすることにより、格子散乱も低減でき、多数キャ
リアの移動度は極めて高くなる。
【００１３】
【発明の効果】請求項１，２記載の発明によれば、抵抗
低減層内では不純物散乱や格子散乱の影響が非常に小さ
くなり、多数キャリアの移動度は極めて高くなる。従っ
て、効果的にソース抵抗を低減することができ、これに
より相互コンダクタンスを向上させることができる。
低減層内では不純物散乱や格子散乱の影響が非常に小さ
くなり、多数キャリアの移動度は極めて高くなる。従っ
て、効果的にソース抵抗を低減することができ、これに
より相互コンダクタンスを向上させることができる。
【００１４】
（第１実施例）以下、本発明における第１実施例を図に
基づいて説明する。図１は本発明の第１の実施例を示す
構造図であり、本発明をＩｎＰ基板上に作成したＩｎ
0.52Ａｌ0.48Ａｓ／Ｉｎ0.80Ｇａ0.20Ａｓ ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ ＨＥＭＴに適用した例である。
基づいて説明する。図１は本発明の第１の実施例を示す
構造図であり、本発明をＩｎＰ基板上に作成したＩｎ
0.52Ａｌ0.48Ａｓ／Ｉｎ0.80Ｇａ0.20Ａｓ ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ ＨＥＭＴに適用した例である。
【００１５】製造方法は、半絶縁性ＩｎＰ基板１０１上
にノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層１０２を
１００ｎｍ、ノンドープＩｎ0.80Ｇａ0.20Ａｓチャネル
層１０３を１５ｎｍ、ノンドープＩｎ0.52Ａｌ0.48Ａｓ
スペーサ層１０４を５ｎｍ、ｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
ドープ層１０５を１５ｎｍ、ノンドープＩｎ0.52Ａｌ
0.48Ａｓゲートコンタクト層１０６を１０ｎｍ、ノンド
ープＩｎ0.80Ｇａ0.20Ａｓ抵抗低減層１０７を１０ｎ
ｍ、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１０８を２０
ｎｍを順次ＭＢＥ法を用いて形成した。ここでＩｎＰ基
板及びノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層で構
成された部分が、特許請求の範囲の半導体基板に相当す
る。またｎ型にドープしたドープ層とキャップ層のキャ
リア濃度はいずれもｎd ＝５×１０18ｃｍ-3とした。
にノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層１０２を
１００ｎｍ、ノンドープＩｎ0.80Ｇａ0.20Ａｓチャネル
層１０３を１５ｎｍ、ノンドープＩｎ0.52Ａｌ0.48Ａｓ
スペーサ層１０４を５ｎｍ、ｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
ドープ層１０５を１５ｎｍ、ノンドープＩｎ0.52Ａｌ
0.48Ａｓゲートコンタクト層１０６を１０ｎｍ、ノンド
ープＩｎ0.80Ｇａ0.20Ａｓ抵抗低減層１０７を１０ｎ
ｍ、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１０８を２０
ｎｍを順次ＭＢＥ法を用いて形成した。ここでＩｎＰ基
板及びノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層で構
成された部分が、特許請求の範囲の半導体基板に相当す
る。またｎ型にドープしたドープ層とキャップ層のキャ
リア濃度はいずれもｎd ＝５×１０18ｃｍ-3とした。
【００１６】成膜したウエハに、Ａｕ−Ｇｅ／Ｎｉ／Ａ
ｕからなるソース電極１１０およびドレイン電極１１１
を形成し、アニールを行ってオーミック接合を得る。そ
の後、ゲート電極を形成する部分を、例えば５０％クエ
ン酸水溶液：３０％過酸化水素水＝１：１を用いて７℃
で４０秒程度エッチングし、ＩｎＧａＡｓのキャップ層
と抵抗低減層とを選択的に除去する、いわゆるリセスエ
ッチングを行う。このエッチング液はＩｎＡｌＡｓを溶
かす速度がＩｎＧａＡｓを溶かす速度に比べて１０倍程
度遅いために、丁度ＩｎＡｌＡｓゲートコンタクト層６
を露出させたところでエッチングを停止させることがで
きる。リセスエッチングの後、Ｔｉ／Ａｌからなるゲー
ト電極１０９を蒸着し、図１の構造を得る。
ｕからなるソース電極１１０およびドレイン電極１１１
を形成し、アニールを行ってオーミック接合を得る。そ
の後、ゲート電極を形成する部分を、例えば５０％クエ
ン酸水溶液：３０％過酸化水素水＝１：１を用いて７℃
で４０秒程度エッチングし、ＩｎＧａＡｓのキャップ層
と抵抗低減層とを選択的に除去する、いわゆるリセスエ
ッチングを行う。このエッチング液はＩｎＡｌＡｓを溶
かす速度がＩｎＧａＡｓを溶かす速度に比べて１０倍程
度遅いために、丁度ＩｎＡｌＡｓゲートコンタクト層６
を露出させたところでエッチングを停止させることがで
きる。リセスエッチングの後、Ｔｉ／Ａｌからなるゲー
ト電極１０９を蒸着し、図１の構造を得る。
【００１７】図２は図１のソース・ゲート間の断面２−
２のバンド構造を示したものである。電子はバンドの窪
みに蓄積される性質があり、実施例に示したような膜厚
およびキャリア濃度に設定することにより、電子はチャ
ネル層１０３に加えて抵抗低減層１０７にも２ＤＥＧと
して蓄積される。またチャネル層１０３と抵抗低減層１
０７はノンドープ層であるため、これら２層内では不純
物散乱の影響は非常に少ない。
２のバンド構造を示したものである。電子はバンドの窪
みに蓄積される性質があり、実施例に示したような膜厚
およびキャリア濃度に設定することにより、電子はチャ
ネル層１０３に加えて抵抗低減層１０７にも２ＤＥＧと
して蓄積される。またチャネル層１０３と抵抗低減層１
０７はノンドープ層であるため、これら２層内では不純
物散乱の影響は非常に少ない。
【００１８】以上のような構成により、ソース・ゲート
間は２つの２ＤＥＧによって電子が輸送できるため、従
来に比べてソース抵抗を大幅に低減することができる。
またこの結果、数式１よりゲート直下部分の真性相互コ
ンダクタンスが高くなり、素子の高速作動が可能とな
る。図３は図１のゲート直下の断面３−３のバンド構造
を示したものである。キャップ層１０８と抵抗低減層１
０７とをエッチングにより除去した後のゲート直下の部
分は、図７に示したバンド構造とまったく同一であり、
ゲートコンタクト層１０６、ドープ層１０５、スペーサ
層１０４がすべて空乏化し、ゲート電極に加えたバイア
ス電圧によってチャネル層１０３に蓄積された２ＤＥＧ
の量を制御できるように膜厚が設計されている。
間は２つの２ＤＥＧによって電子が輸送できるため、従
来に比べてソース抵抗を大幅に低減することができる。
またこの結果、数式１よりゲート直下部分の真性相互コ
ンダクタンスが高くなり、素子の高速作動が可能とな
る。図３は図１のゲート直下の断面３−３のバンド構造
を示したものである。キャップ層１０８と抵抗低減層１
０７とをエッチングにより除去した後のゲート直下の部
分は、図７に示したバンド構造とまったく同一であり、
ゲートコンタクト層１０６、ドープ層１０５、スペーサ
層１０４がすべて空乏化し、ゲート電極に加えたバイア
ス電圧によってチャネル層１０３に蓄積された２ＤＥＧ
の量を制御できるように膜厚が設計されている。
【００１９】（第２実施例）本発明はＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓに限定されるわけではなく、他の材質を用い
たＨＥＭＴにも応用できる。図４は本発明の第２の実施
例の構造図であり、ＧａＡｓ基板上に作成したＡｌＧａ
Ａｓ／ＩｎＧａＡｓ ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｈ
ＥＭＴに適用した例である。半絶縁性ＧａＡｓ基板２０
１上に、ノンドープＧａＡｓバッファ層２０２を５００
ｎｍ、ノンドープＩｎ0.20Ｇａ0.80Ａｓチャネル層２０
３を１５ｎｍ、ノンドープＡｌ0.20Ｇａ0.80Ａｓスペー
サ層２０４を５ｎｍ、ｎ型Ａｌ0.20Ｇａ0.80Ａｓドープ
層２０５を３０ｎｍ、ノンドープＡｌ0.20Ｇａ0.80Ａｓ
ゲートコンタクト層２０６を１０ｎｍ、ノンドープＩｎ
0.20Ｇａ0.80Ａｓ抵抗低減層２０７を１０ｎｍ、ｎ型Ｇ
ａＡｓキャップ層２０８を２０ｎｍを順次ＭＢＥ法を用
いて形成した。ここで、ｎ型にドープした層のキャリア
濃度はいずれもｎd ＝２×１０18ｃｍ-3とした。
ｎＧａＡｓに限定されるわけではなく、他の材質を用い
たＨＥＭＴにも応用できる。図４は本発明の第２の実施
例の構造図であり、ＧａＡｓ基板上に作成したＡｌＧａ
Ａｓ／ＩｎＧａＡｓ ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｈ
ＥＭＴに適用した例である。半絶縁性ＧａＡｓ基板２０
１上に、ノンドープＧａＡｓバッファ層２０２を５００
ｎｍ、ノンドープＩｎ0.20Ｇａ0.80Ａｓチャネル層２０
３を１５ｎｍ、ノンドープＡｌ0.20Ｇａ0.80Ａｓスペー
サ層２０４を５ｎｍ、ｎ型Ａｌ0.20Ｇａ0.80Ａｓドープ
層２０５を３０ｎｍ、ノンドープＡｌ0.20Ｇａ0.80Ａｓ
ゲートコンタクト層２０６を１０ｎｍ、ノンドープＩｎ
0.20Ｇａ0.80Ａｓ抵抗低減層２０７を１０ｎｍ、ｎ型Ｇ
ａＡｓキャップ層２０８を２０ｎｍを順次ＭＢＥ法を用
いて形成した。ここで、ｎ型にドープした層のキャリア
濃度はいずれもｎd ＝２×１０18ｃｍ-3とした。
【００２０】その後、第１実施例と同様にキャップ層２
０８上にＡｕ−Ｇｅ／Ｎｉ／Ａｕでソース電極２１０お
よびドレイン電極２１１を形成し、キャップ層２０８お
よび抵抗低減層２０７とを選択的に除去した後ゲート電
極２０９を形成することで、図４のようなＨＥＭＴを得
る。以上のような構成においても、第１実施例同様、電
子はチャネル層１０３に加えて抵抗低減層１０７にも２
ＤＥＧとして蓄積される。従って、ソース・ゲート間は
２つの２ＤＥＧによって電子が輸送でき、従来に比べて
ソース抵抗を大幅に低減することができる。この結果、
真性相互コンダクタンスが高くなり、素子の高速作動が
可能となる。
０８上にＡｕ−Ｇｅ／Ｎｉ／Ａｕでソース電極２１０お
よびドレイン電極２１１を形成し、キャップ層２０８お
よび抵抗低減層２０７とを選択的に除去した後ゲート電
極２０９を形成することで、図４のようなＨＥＭＴを得
る。以上のような構成においても、第１実施例同様、電
子はチャネル層１０３に加えて抵抗低減層１０７にも２
ＤＥＧとして蓄積される。従って、ソース・ゲート間は
２つの２ＤＥＧによって電子が輸送でき、従来に比べて
ソース抵抗を大幅に低減することができる。この結果、
真性相互コンダクタンスが高くなり、素子の高速作動が
可能となる。
【００２１】本発明第１，第２実施例によれば、ショッ
トキー電極（ゲート電極）は抵抗低減層を完全にエッチ
ング除去した後に形成されているため、たとえば抵抗低
減層をＩｎＧａＡｓで形成した場合にＩｎ組成を高めて
もゲート耐圧にはなんら影響は及ぼさない。加えて、ゲ
ート形成時に除去すべき抵抗低減層と残すべきゲートコ
ンタクト層とは異なる材質で構成されているため、抵抗
低減層が溶解しやすく、ゲートコンタクト層が溶解しに
くいエッチング液を用いることにより、容易にエッチン
グ深さを制御でき、精度良くかつ再現性良く素子を製造
することができる。
トキー電極（ゲート電極）は抵抗低減層を完全にエッチ
ング除去した後に形成されているため、たとえば抵抗低
減層をＩｎＧａＡｓで形成した場合にＩｎ組成を高めて
もゲート耐圧にはなんら影響は及ぼさない。加えて、ゲ
ート形成時に除去すべき抵抗低減層と残すべきゲートコ
ンタクト層とは異なる材質で構成されているため、抵抗
低減層が溶解しやすく、ゲートコンタクト層が溶解しに
くいエッチング液を用いることにより、容易にエッチン
グ深さを制御でき、精度良くかつ再現性良く素子を製造
することができる。
【００２２】なお、キャップ層と抵抗低減層とを除去す
る手法としては、例えばＣＣｌ2 Ｆ 2 ：Ｈｅ＝１：１の
ガスによるプラズマを用いたドライエッチングを用いれ
ば、ＡｌＧａＡｓのゲートコンタクト層２０６表面でエ
ッチングを停止させることができる。あるいは、ＮａＯ
ＨとＨ2 Ｏ2 とＨ2 Ｏとを混合したいわゆるＰ／Ａエッ
チング液を用いても良い。
る手法としては、例えばＣＣｌ2 Ｆ 2 ：Ｈｅ＝１：１の
ガスによるプラズマを用いたドライエッチングを用いれ
ば、ＡｌＧａＡｓのゲートコンタクト層２０６表面でエ
ッチングを停止させることができる。あるいは、ＮａＯ
ＨとＨ2 Ｏ2 とＨ2 Ｏとを混合したいわゆるＰ／Ａエッ
チング液を用いても良い。
【００２３】また、第１および第２の実施例で示したＩ
ｎＧａＡｓ層の組成は特に実施例に限定するものではな
く、Ｉｎの組成に応じた臨界膜厚を越えないように膜厚
を設定することで、Ｉｎの組成を変えた抵抗低減層でも
ソース抵抗低減の効果を得ることができる。また以上説
明した材料系の他にも、本発明を適用できるＨＥＭＴと
してたとえばＡｌＧａＡｓ／ＧａＡｓが考えられる。こ
の場合には抵抗低減層としてノンドープのＧａＡｓある
いはＩｎＧａＡｓを用いることで、ソース・ドレイン間
に複数の２ＤＥＧを発生させ、ソース抵抗を低減するこ
とができる。
ｎＧａＡｓ層の組成は特に実施例に限定するものではな
く、Ｉｎの組成に応じた臨界膜厚を越えないように膜厚
を設定することで、Ｉｎの組成を変えた抵抗低減層でも
ソース抵抗低減の効果を得ることができる。また以上説
明した材料系の他にも、本発明を適用できるＨＥＭＴと
してたとえばＡｌＧａＡｓ／ＧａＡｓが考えられる。こ
の場合には抵抗低減層としてノンドープのＧａＡｓある
いはＩｎＧａＡｓを用いることで、ソース・ドレイン間
に複数の２ＤＥＧを発生させ、ソース抵抗を低減するこ
とができる。
【００２４】なお、Ｉｎの組成を高めると材料の格子定
数も大きくなり、他の材料との格子定数ミスマッチが問
題になるが、ＩｎＧａＡｓ層の膜厚を臨界膜厚と呼ばれ
る膜厚以下に保つことにより良好な結晶成長を行うこと
ができる。また、本実施例では第１電導型としてｎ型を
用いた。これは多数キャリアである電子の移動度が正孔
の移動度に比べて非常に大きいためであるが、本発明は
これに限られたものではなく正孔を多数キャリアとする
ｐ型を用いても何ら差し支えない。
数も大きくなり、他の材料との格子定数ミスマッチが問
題になるが、ＩｎＧａＡｓ層の膜厚を臨界膜厚と呼ばれ
る膜厚以下に保つことにより良好な結晶成長を行うこと
ができる。また、本実施例では第１電導型としてｎ型を
用いた。これは多数キャリアである電子の移動度が正孔
の移動度に比べて非常に大きいためであるが、本発明は
これに限られたものではなく正孔を多数キャリアとする
ｐ型を用いても何ら差し支えない。
【図１】本発明の第１実施例における高電子移動度電界
効果トランジスタを示す図である。
効果トランジスタを示す図である。
【図２】図１におけるソース・ドレイン間の２−２断面
のバンド構造を示す図である。
のバンド構造を示す図である。
【図３】図１におけるゲート直下の３−３断面のバンド
構造を示す図である。
構造を示す図である。
【図４】本発明の第２実施例における高電子移動度電界
効果トランジスタを示す図である。
効果トランジスタを示す図である。
【図５】従来構造のＩｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.80Ｇ
ａ0.20Ａｓ ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＨＥＭＴ構
造の高電子移動度電界効果トランジスタを示す模式図で
ある。
ａ0.20Ａｓ ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＨＥＭＴ構
造の高電子移動度電界効果トランジスタを示す模式図で
ある。
【図６】図５におけるソース・ドレイン間の６−６断面
のバンド構造を示す図である。
のバンド構造を示す図である。
【図７】図５におけるゲート直下の７−７断面のバンド
構造を示す図である。
構造を示す図である。
１０１ 半絶縁性ＩｎＰ基板 １０２ ノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層 １０３ ノンドープＩｎ0.80Ｇａ0.20Ａｓチャネル層 １０４ ノンドープＩｎ0.52Ａｌ0.48Ａｓスペーサ層 １０５ ｎ型Ｉｎ0.52Ａｌ0.48Ａｓドープ層 １０６ ノンドープＩｎ0.52Ａｌ0.48Ａｓゲートコンタ
クト層 １０７ ノンドープＩｎ0.80Ｇａ0.20Ａｓ抵抗低減層 １０８ ｎ型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層 １０９ Ａｕ−Ｇｅ／Ｎｉ／Ａｕソース電極 １１０ Ｔｉ／Ａｌゲート電極 １１１ Ａｕ−Ｇｅ／Ｎｉ／Ａｕドレイン電極 ２０１ 半絶縁性ＧａＡｓ基板 ２０２ ノンドープＧａＡｓバッファ層 ２０３ ノンドープＩｎ0.20Ｇａ0.80Ａｓチャネル層 ２０４ ノンドープＡｌ0.20Ｇａ0.80Ａｓスペーサ層 ２０５ ｎ型Ａｌ0.20Ｇａ0.80Ａｓドープ層 ２０６ ノンドープＡｌ0.20Ｇａ0.80Ａｓゲートコンタ
クト層 ２０７ ノンドープＩｎ0.20Ｇａ0.80Ａｓ抵抗低減層 ２０８ ｎ型ＧａＡｓキャップ層 ２０９ Ａｕ−Ｇｅ／Ｎｉ／Ａｕソース電極 ２１０ Ｔｉ／Ａｌゲート電極 ２１１ Ａｕ−Ｇｅ／Ｎｉ／Ａｕドレイン電極
クト層 １０７ ノンドープＩｎ0.80Ｇａ0.20Ａｓ抵抗低減層 １０８ ｎ型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層 １０９ Ａｕ−Ｇｅ／Ｎｉ／Ａｕソース電極 １１０ Ｔｉ／Ａｌゲート電極 １１１ Ａｕ−Ｇｅ／Ｎｉ／Ａｕドレイン電極 ２０１ 半絶縁性ＧａＡｓ基板 ２０２ ノンドープＧａＡｓバッファ層 ２０３ ノンドープＩｎ0.20Ｇａ0.80Ａｓチャネル層 ２０４ ノンドープＡｌ0.20Ｇａ0.80Ａｓスペーサ層 ２０５ ｎ型Ａｌ0.20Ｇａ0.80Ａｓドープ層 ２０６ ノンドープＡｌ0.20Ｇａ0.80Ａｓゲートコンタ
クト層 ２０７ ノンドープＩｎ0.20Ｇａ0.80Ａｓ抵抗低減層 ２０８ ｎ型ＧａＡｓキャップ層 ２０９ Ａｕ−Ｇｅ／Ｎｉ／Ａｕソース電極 ２１０ Ｔｉ／Ａｌゲート電極 ２１１ Ａｕ−Ｇｅ／Ｎｉ／Ａｕドレイン電極
Claims (5)
- 【請求項１】 半導体基板上に形成され、前記半導体基
板よりも大きな電子親和力を有し、多数キャリアを走行
させるチャネル層と、 前記チャネル層上に形成され、前記チャネル層よりも小
さな電子親和力を有して電子を供給する第１電導型で高
不純物濃度のドープ層と、 前記ドープ層上に形成され、前記ドープ層とほぼ等しい
電子親和力を有するゲートコンタクト層と、 前記ゲートコンタクト層上に形成され、前記ゲートコン
タクト層よりも大きな電子親和力を有する、不純物を添
加しない抵抗低減層と、 前記抵抗低減層上に形成され、前記抵抗低減層よりも小
さな電子親和力を有して多数キャリアを供給する第１電
導型で高不純物濃度のキャップ層と、 前記ゲートコンタクト層上に形成され、前記ゲートコン
タクト層の酸化を防止する第１電導型で高不純物濃度の
キャップ層と、 前記キャップ層上に形成され、前記キャップ層とオーミ
ック接合する電極と、 前記キャップ層とオーミック接合する二つの電極の間
に、前記キャップ層側から前記ゲートコンタクト層に達
する溝を設け、露出した前記ゲートコンタクト層表面に
形成された、前記ゲートコンタクト層とショットキー接
合をする電極とを備えることを特徴とするヘテロ接合型
電界効果トランジスタ。 - 【請求項２】 半導体基板上に形成された不純物を添加
しないゲートコンタクト層と、 前記ゲートコンタクト層上に形成され、前記ゲートコン
タクト層の酸化を防止する高不純物濃度のキャップ層
と、 前記キャップ層側から前記ゲートコンタクト層に達する
溝を有するヘテロ接合型電界効果トランジスタにおい
て、 前記ゲートコンタクト層と前記キャップ層の間に、前記
ゲートコンタクト層と前記キャップ層よりも大きな電子
親和力を有する、不純物を添加しない抵抗低減層を形成
し、この抵抗低減層の一部が前記溝によって除去されて
いることを特徴とするヘテロ接合型電界効果トランジス
タ。 - 【請求項３】 前記半導体基板は、多数キャリアを走行
させるチャネル層と、前記チャネル層上に形成され、前
記チャネル層よりも小さな電子親和力を有して電子を供
給する第１電導型で高不純物濃度のドープ層とを含み、 前記キャップ層上に、前記キャップ層とオーミック接合
する電極と、 露出した前記ゲートコンタクト層表面に、前記ゲートコ
ンタクト層とショットキー接合をする電極とを形成した
ことを特徴とする請求項２記載のヘテロ接合型電界効果
トランジスタ。 - 【請求項４】 前記チャネルと前記ドープ層の間に、多
数キャリアの散乱を抑えるスペーサ層を形成することを
特徴とする請求項１乃至３記載のヘテロ接合型電界効果
トランジスタ。 - 【請求項５】 前記第１電導型はｎ型であり、多数キャ
リアは電子であることを特徴とする請求項１乃至４記載
のヘテロ接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25558293A JPH07111327A (ja) | 1993-10-13 | 1993-10-13 | ヘテロ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25558293A JPH07111327A (ja) | 1993-10-13 | 1993-10-13 | ヘテロ接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111327A true JPH07111327A (ja) | 1995-04-25 |
Family
ID=17280724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25558293A Pending JPH07111327A (ja) | 1993-10-13 | 1993-10-13 | ヘテロ接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6624440B2 (en) | 1998-03-06 | 2003-09-23 | Nec Corporation | Field effect transistor |
| US7012286B2 (en) | 2001-09-27 | 2006-03-14 | Murata Manufacturing Co., Ltd. | Heterojunction field effect transistor |
-
1993
- 1993-10-13 JP JP25558293A patent/JPH07111327A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6624440B2 (en) | 1998-03-06 | 2003-09-23 | Nec Corporation | Field effect transistor |
| US7012286B2 (en) | 2001-09-27 | 2006-03-14 | Murata Manufacturing Co., Ltd. | Heterojunction field effect transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020604 |